用户1664191的文章-面包板社区

 

文章

首页 我的博文

用户1664191 2015-8-28 17:02: setup time hold time; 时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2 ...; 973 15 0 15

fpga

用户1664191 2015-8-27 18:51: PCIE 布线规则; 1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。 2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离 ...; 3084 14 0 14

硬件 pcie

用户1664191 2015-8-17 11:13: 7系列FPGA管脚说明; Zynq7000 系列之Zynq7000系列引脚功能综述很多人做了很久的FPGA，知道怎么去给信号分配引脚，却对这些引脚的功能及其资源限制知之甚少；在第一章里对 ...; 6180 23 0 7

fpga

用户1664191 2015-8-11 23:21: 转载的ZYNQ学习资料; 我等电子爱好者拿到一块开发板当然首先就是让他输出HELLO,WORLD的啦。ZYNQ作为XILINX推出的最新的ALL PROGRAMME平台自然也无法逃离此等“厄运”。让ZYNQ ...; 1587 13 0 13

fpga zynq

用户1664191 2015-6-29 22:12: SPARTAN6 HSWAPEN管脚的配置; 当是低电平时，在配置之前将所有IO上拉，当为高电平或悬空时，在配置之前将所有管脚置为悬空状态。做的两块板卡，均是置为悬空状态。 ...; 5236 12 0 12

fpga

用户1664191 2015-3-27 10:54: ddr3布线; 多年前，无线时代（Beamsky）发布了一篇文章关于 DDR 布线指导的一篇文章，当时在网络上很受欢迎，有很多同行参与了转载。如今看来，那篇文章写得不够好，逻 ...; 2360 16 1 17

pcb ddr3

用户1664191 2015-2-2 17:20: rocketio gtp serdes; 最近项目上要用到高速串行收发器，之前对这一无所知，现在慢慢的查资料了解，整理下概念性的东西，方便自己记忆查阅。 RocketIO收发器是在Virtex2 Pr ...; 1328 10 0 10

fpga

用户1664191 2015-1-30 15:36: 代码风格很重要; 看了某大神的博客有感，代码风格很重要，下面转载大神总结的几条verilog代码风格，非常实用。变量与参数命名 1.不用语言的关键词命名变量 ...; 888 8 0 8

verilog

用户1664191 2015-1-29 18:11: FPGA学习手记; 经过一个大神指点，受益良多，自己还处于菜鸟中的菜鸟阶段，记录一下今天下午的收获吧，在别人看来可能很小白，哈哈。 module ADDER( input ...; 952 13 1 14

fpga

用户1664191 2015-1-21 16:59: 时序分析经验; 1 ...; 720 10 0 10

fpga 时序约束

用户1664191 2015-1-13 18:51: 评论：@lamsam's Blog 博客中提到的“ISE时序约束笔记”; ISE时序约束资料（1）; 732 12 0 12

用户1664191 2015-1-9 13:19: 跨时钟域时序约束; 在一个FPGA设计里面，经常会用到多个全局时钟，而这些全局时钟是通过几个外部时钟晶振从全局时钟管脚（GC）输入后，再经过一些时钟管理模块产生的(如DCM、P ...; 1243 13 0 13

fpga 时序约束

用户1664191 2015-1-5 19:47: 评论：@FPGA乐园！博客中提到的“FPGA设计要点之一：时钟树”; 自己闲下来阅读; 719 10 0 10

用户1664191 2015-1-4 10:09: 三段式状态机的思维陷阱; 用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点： 1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护; ...; 919 16 0 16

fpga 状态机

用户1664191 2015-1-4 09:05: skew jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Ji ...; 1018 19 0 19

jitter skew

12 / 2 页下一页

关闭站长推荐

上一条

/3

下一条