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用户424044
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用户424044
2014-5-4 17:09
评论:@究其不明摒其不力:实践中的FPGA工程师 博客中提到的“TimeQuest就一定要搞定——时序分析基本公式”
Timequest1
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2014-3-28 21:24
verilog HDL中定义位宽 [高位:0] 、 [0:高位] 的 两种写法比较
这两种都是可以的,匹配方式都是从右看到左,反了会报错。比如wire a ;wire b ;assign a = b ;就是b的0给a的7。而a = b 会报错。 两种 ...
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2014-3-18 22:54
运放的平衡电阻
运放输入端所接电阻要平衡,目的是使集成运放两输入端的对地直流电阻相等,运放的偏置电流不会产生附加的失调电压。 但有些电路对失调电压要求并不高,例如 ...
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用户424044
2014-1-10 16:36
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1、器件重叠 画完原理图,将元件update到PCB中时,很多元件都会堆挤在一起,重叠在一起,手动一个一个分开太麻烦,我是这样做的:选中那一摞元件,工具— ...
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TTL/CMOS、LVTTL/LVCMOS、ECL/PECL/LVPECL电平的区别
TTL电平 :计算机中处理器控制的设备内部各部分之间通信的标准电平,+5V等价于逻辑“1”,0V等价于逻辑“0”,这被称做TTL(晶体管-晶体管逻辑电平) ...
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用户424044
2013-12-18 11:28
遇到不懂的慢慢来
碰到新的不太了解的知识,不急于把所有的周边的基础知识都完全知道(费时又费力,有的时候还完全不知道讲的是什么),可以先按照既定的现象来(比如说总结出 ...
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