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用户424044 2014-5-4 17:09: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“TimeQuest就一定要搞定——时序分析基本公式”; Timequest1; 1048 14 0 14

用户424044 2014-3-28 21:24: verilog HDL中定义位宽 [高位:0] 、 [0:高位] 的两种写法比较; 这两种都是可以的，匹配方式都是从右看到左，反了会报错。比如wire a ；wire b ；assign a = b ;就是b的0给a的7。而a = b 会报错。两种 ...; 4158 16 0 16

verilog

用户424044 2014-3-18 22:54: 运放的平衡电阻; 运放输入端所接电阻要平衡，目的是使集成运放两输入端的对地直流电阻相等，运放的偏置电流不会产生附加的失调电压。但有些电路对失调电压要求并不高，例如 ...; 1129 18 0 18

运放

用户424044 2014-1-10 16:36: Experience of Altium，日积月累——PCB篇; 1、器件重叠画完原理图，将元件update到PCB中时，很多元件都会堆挤在一起，重叠在一起，手动一个一个分开太麻烦，我是这样做的：选中那一摞元件，工具— ...; 2375 12 0 12

pcb

用户424044 2014-1-7 15:44: Experience of Altium，日积月累——SCH篇; 1、复制元器件复制元器件如果用CTRL+C and CTRL+V，会面临一个问题就是，CTRL+V之后，元器件的编号和已有的冲突，需要手动一个一个改，很麻烦，Altium提 ...; 1200 22 0 22

sch

用户424044 2013-12-29 09:36: TTL/CMOS、LVTTL/LVCMOS、ECL/PECL/LVPECL电平的区别; TTL电平：计算机中处理器控制的设备内部各部分之间通信的标准电平，+5V等价于逻辑“1”，0V等价于逻辑“0”，这被称做TTL（晶体管-晶体管逻辑电平） ...; 7625 25 0 25

cmos ttl lvttl lvcmos

用户424044 2013-12-18 11:28: 遇到不懂的慢慢来; 碰到新的不太了解的知识，不急于把所有的周边的基础知识都完全知道（费时又费力，有的时候还完全不知道讲的是什么），可以先按照既定的现象来（比如说总结出 ...; 1808 14 0 14

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