用户598257的文章-面包板社区

 

文章

首页 我的博文

用户598257 2014-9-10 11:25: HDL 4.5倍分频（转自：快乐丢丢）; Verilog实现的4.5倍分频代码如下： module div_4_5(clk,rst,clkout); input clk,rst; output clkout; reg cnt_ ...; 1048 27 0 27

fpga 分频

用户598257 2014-9-10 11:20: 同步FIFO的Verilog实现（转自：快乐丢丢）; 转了一篇别人写的，没看一眼代码，因为最不喜欢的就是看别人写的代码。今天抽空自己写了一段小代码，在ModelSim中仿真了，结果还是正确的。 modul ...; 1425 19 0 19

fpga fifo

用户598257 2014-9-10 11:18: 同步FIFO和异步FIFO的Verilog实现（转自：快乐丢丢）; FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序 ...; 1104 19 0 19

fpga fifo

用户598257 2014-9-10 11:16: FPGA时序时序分析中的基本概念（转自：快乐丢丢）; 时序约束的目的是：规范设计的时序行为，表达设计者所期望满足的时序条件，指导综合和布局布线阶段的优化算法等，作用：提高系统设计的fmax、得到正确的时序 ...; 1056 19 0 19

fpga 时许分析

用户598257 2014-9-10 11:11: FPGA基本结构（转自：快乐丢丢）; FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元 ...; 1090 16 0 16

fpga 结构

用户598257 2014-9-10 11:08: Verilog 序列检测器（转自快乐丢丢）; 经常在笔试的时候出现这样的题：检测序列为11001101，输出为1，否则输出为0。抽空写了下代码，仅供参考。 FSM1：一段式 module machine_test1(clk,rst,d ...; 1022 20 0 20

verilog 序列检测

用户598257 2014-9-8 23:43: MAX II, Cyclone II 的最小系统连接; MAX II是内置Flash的CPLD, 可以用3.3V直接给VCCINT, VCCIOx 供电。对内部Flash的烧写通过JTAG口，只需要TMS, TCK, TDO, TDI四条引线。TMS和TDI带有内部 ...; 1715 20 0 20

fpga 最小系统

用户598257 2014-8-10 09:06: 评论：@良子USB的Blog 博客中提到的“USB3.0芯片终于出来了（46）_CYPRESS最新的USB3....”; 关于应用于视频领域的CX3，是FX3的功能细分版本; 820 9 0 9

用户598257 2014-7-1 20:45: Modelsim仿真查看内部信号; http://blog.csdn.net/xianrudu/article/details/8177965 转帖查看内部信号如果使用以上的方法，打开的信号波形默认都是testbench里面定义的。有时 ...; 1287 14 0 14

modelsim

用户598257 2014-7-1 11:36: 特权's Blog——“深入剖析I/O约束”; 在时序约束的基础上，分析了输入输出的时序约束公式，理解这些公式是设定I/O约束条件的基础。; 947 16 0 16

时序分析基础特权

用户598257 2014-7-1 11:35: 特权's Blog——“时序分析基础与时钟约束实例（1）”; 介绍了时序约束的基本知识; 1093 12 0 12

时序分析时钟基础

关闭站长推荐

上一条

/2

下一条