Verilog HDL是世界上最流行的两种硬件描述语言之一，以文本形式来描述数字系统硬件的结构和行为，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。





周立功的verilog教程指南精华，很不错的资料，讲的很详细。





周立功，男，1964年3月出生，毕业于东华大学自动化及计算机系，高级工程师，中国单片机协会理事，中国海洋大学讲座教授，硕士生导师，主要研究方向为嵌入式系统与现场总线，目前正在从事80C51、ARM与Nios II等软核SoC的研究与开发。





本教程是为帮助初学者快速学习和掌握Verilog语言而特别录制的，以夏宇闻教授的《Verilog数字系统设计教程》为教材，共7集。主要介绍了Verilog HDL 基本语法，如：常用Verilogy语法：模块的结构、数据类型、运算符与表达式、赋值语句和块语句、条件语句、循环语句、生成语句、结构说明、任务和函数说明语句、常用的系统任务、调试用的系统任务、常用编译预处理语句等，由广州周立功单片机科技有限公司录制。

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