为了提高高速调制器的处理速率，给出了一种高速并行调制器的设计方案。该方案将差分编码、成形滤波等处理模块全部转化为并行结构，从而在系统主时钟频率受限的情况下进一步提高了处理速率，并对这些功能模块的实现结构进行了优化，以减少资源消耗，便于FPGA实现。测试结果表明，该方案能够显著提高调制器的处理速率。
