Altera ®时序模型是验证FPGA 设计时序简单方便的手段，它不需要进行全面的物理电信号提取和仿真。 65-nm 和最新FPGA 三种不同的工作边角涵盖了推荐工作条件下的所 有时序延时。 采用 FPGA 时序模型保证硅片性能 WP-01139-1.0 白皮书 Altera 时序模型是验证 FPGA 设计时序简单方便的手段，它不需要进行全面的物理电 信号提取和仿真。 65-nm 和最新 FPGA 三种不同的工作边角涵盖了推荐工作条件下的所 有时序延时。 引言 设计人员怎样才能精确的预测全定制集成电路的时延呢 ? 这一问题的答案是 “不那么 容易”。 在集成电路中，有很多因素限制了对时延进行精确建模，增加了复杂度。 这 些因素包括具有非线性和复杂模型的物理现象，以及各种各样的大批量硅片等，而且 在各种有效工作条件 ( 电压、温度、工艺等 ) 下都会出现这些现象。 Altera 开发了一 种方法，能够精确预测在其 FPGA 中实现的所有设计的时延。 为能够在 FPGA 中精确的建立时延模型，……