Verilog HDL设计的要点 设计练习进阶 EDA俱乐部整理 前言： 在前面九章学习的基础上， 通过本章十个阶段的练习，一定能逐步掌握Verilog HDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综 合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可 以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑 系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积 累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴 趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介 绍Verilog较高级的用法。 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数 据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻 辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信……