原创 【博客大赛】VHDL与Verilog比较之设计实体

VHDL与Verilog比较之设计实体

概述

         VHDL和Verilog HDL是逻辑设计两种比较流行的硬件描述语言，业界一直没有停止对二者优劣的争议，对于初学者往往纠结与这些争议，从而徘徊在选择何种硬件设计语言的十字路口，笔者这里不在试图给出孰优孰劣的评判，而且放下纠结，通过对比何不同时掌握两种设计语言呢。

VHDL设计单元

      如图1所示为VHDL设计单元的举例，后面逐一进行介绍，

图1：VHDL设计单元举例

    1、实体

    VHDL的设计实体有点象设计的头，由实体名、类属表、端口表、实体说明和实体语句组成。所以一般我们在进行逻辑设计的时候，实体主要用于定义设计的端口。在层次化设计中，实体说明是整个模块或者整个系统的输入输出，在一个器件级设计中，实体说明就是一个芯片的输入输出，即I/O。实体说明以“ENTITY实体名IS”开始，“END实体名”结束。

2、结构体

    如果实体是设计的外壳，那么结构体（Architecture）就是设计的**。结构体具体指明了该设计实体的行为，定义了该设计实体的功能，指派了实体中内部元件的连接关系。结构体一般采用行为描述（Behavior Description）和结构化描述（Structural Description），大部分是这二者的混合体，行为描述主要是指逻辑设计的具体实现，反映了输入输出的变化。而且结构化描述一般是指底层元件和原语的连接关系。。结构体的书写格式为：

    ARCHITECTURE结构体名 OF 实体名 IS

    定义语句，内部信号，常数，数据类型，函数及元件定义

    BEGIN

    [并处理语句或进程]；

    END 结构体名；

3、配置（省）

4、封装和库（省）

    类似于C语言里的库或者可重用的子函数。一般一个设计文件都需要调用IEEE定义标准库，否则一些标准的运算都无法进行，比如普通的四则运算。

Verilog HDL基本模型结构

    Verilog的实体模型，相对简单，通过一个module来定义一个Verilog文件的实体，具体逻辑的描述与VHDL一样采样行为描述和结构化描述两种方式。

    实体模块以“module 模块名(端口列表);”开始，以“endmodule”结束，如图2所示。另外，图3详细列出了Verilog的module里包含的元件。

图2：Verilog基本模型结构

图3：Verilog的module里包含的元件