原创 在进行基于FPGA的TDC设计时对HIT路径进行管理

在进行基于FPGA的TDC设计时对HIT路径进行管理

概述

        HIT用于描述TDC的输入，即TDC用于记录每次“撞击”的时间信息。至于HIT路径管理，在Single Edge模式的时候TDC并不需要关心，因为这种模式下TDC并不需要关注HIT在TDC外部的物理走线（如PCB走线）、逻辑里布线路径。而在双沿以及多沿模式下HIT的路径必须得到管理，特别是在高端FPGA中实现TDC功能的情况下。

Multi-Edges Issues

        这里只讨论HIT路径的issue。调试基于FPGA的TDC过程是由易到难，由简单到复杂，由单通道到多通道。“路径issue”是在测试双沿以及HIT源可选的情况下出现的，所谓HIT源可选，是指给TDC提供两个输入来源，通过一个多路选择器来控制选择。这里解释下单沿和多沿的本质区别，即单沿模式HIT只有一条路径进入TDC的Delay Line，而多沿是有多个路径同时进入Delay Line。这个issue的本质是当有多条路径时，由于路径的不同导致了TDC各个节点“捕获”HIT不同步而产生了DNL问题。这个路径上的问题其实是由于多路选择器造成的，后面会给出原因，这里首先说明为何需要提供多个HIT源。这些源中只有一个是我们需要测量的HIT，而另外一个是PLL模拟产生的HIT，需要这么一个模拟的HIT是因为TDC模块里的直方图和查找表需要进行初始化，而PLL模拟的HIT可以使TDC上电快速地初始化。图1是单沿下单个FPGA内7个TDC通道测量得到的DNL，结果非常理想。

图1：编译后单沿DNL测试结果

       如果将所有的TDC通道设置成双沿（通过Virtual JTAG控制设置，所有工程不需要重新编译，也即这时候并没有改变TDC结构，只是选择不同的工作模式），DNL测试结果如图2所示，这时候我们发现出现了非常严重的DNL问题。

图2：HIT路径未经管理时，TDC测得的DNL

        通过Chip Planner察看HIT进入delay line的路径分别如图3和图4所示。仔细看图3，fan in里直接包含了HIT，而图4的fan in看不到HIT，不过可以到多路选择器。所以这两个节点中HIT的路径在底层实现的时候路径根本不一样。经过设计修改，我们仔细管理HIT的输入到delay line的路径，编译以后的结果如图5所示，可以看到HIT到delay line的路径经过同一个点分发后分别“同时”到达（有点buffer的味道）。这样做的目的就是保证HIT从FPGA外到FPGA内部逻辑走线，最后到达delay line的路径基本一致，如果没有类似图5所示的管理，那么Hit到达delay line的各点时间相差很大。这有点象电路设计中时钟管理一样，使用时钟buffer的目的就是要减小clock的skew。这里路径管理的目的就要尽可能减少各点之间的skew。

图3：HIT输入节点1处

图4：HIT输入节点2处

图5：进行HIT路径管理后的HIT到delay line的路径

图6：路径管理后各TDC通道测量到的DNL

        经过路径管理之后，再去测量各个TDC通道的DNL，测量结果如图6所示。可以看到大部分通道还是不理想，但是可以看到TDC通道4达到了要求。那么为何其他通道还未达到要求呢？通过深入delay line各个Hit输入节点处的ALM观察发现，在ALM内部的路径还需要进行管理。笔者发现达到要求通道4各个节点的路径非常一致，而其他节点路径在ALM内部并不一样，如表1所示。

表1：各个TDC通道HIT输入节点在ALM内部情况

        通过实验，修改其他通道使得各个节点路径一致后，可以达到类似通道4的效果。只是这种修改无法通过修改源文件或者添加约束来进行，只能通过Quartus II的软件的高级功能ECO来实现。后面会对ECOs手动修改设计有简单论述，至于更加复杂的修改，经过后续的实验后再总结。