原创 Verilog学习笔记11- 综合练习-基于SF-EP1V2的SMG接口设计-0~9999显示实验

2010-5-19 13:10 1405 2 3 分类: FPGA/CPLD

0~9999显示实验:<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


在本笔记结束之前,我们来进行简单的实验,用于验证这个“SMG接口”的可靠性。



Verilog代码:



1.module demo


2.(


3. RST, CLK,


4. SDO, STCP, SCL


5.);


6.


7.  input RST;


8.  input CLK;


9.  output SDO;


10. output STCP;


11. output SCL;


12.


13. /**********************************/


14.


15. parameter TIME_100MS = 32'd2_499_999;


16.


17. /**********************************/


18.


19. reg [31:0]Counter;


20. reg [25:0]rData;


21.


22. always @ ( posedge CLK or negedge RST )


23.    if( !RST )


24.       Counter <= 32'd0;


25.    else if( Counter == TIME_100MS )


26.       Counter <= 32'd0;


27.    else


28.       Counter <= Counter + 1'b1;


29.


30. always @ ( posedge CLK or negedge RST )


31.    if( !RST )


32.       rData <= 26'd0;


33.    else if( Counter== TIME_100MS )


34.       rData <= rData + 1'b1;


35.    else if( rData == 25'd10000 )


36.       rData <= 26'd0;


37.


38. /**********************************/


39.


40. //construct module for smg_interface


41. SMG_Interface U1


42. (


43.    .CLK( CLK ),  //global in


44.    .RST( RST ),  //global in


45.    .Data_In( rData ),


46.    .SDO( SDO ),  //global out


47.    .SCL( SCL ),  //global out


48.    .STCP( STCP ) //global out


49. );


50.


51. /**********************************/


52.


53.endmodule



 


总结:


当你看到SF-EP1V2的数码管从0计数到9999的时候,表示你的辛苦终于成功了。恭喜你,你又破了一道墙。泪流满面的为自己唱歌吧,然后为自己说:一直以来的付出终于得到回报了感谢父母,感谢朋友,感谢老师,感谢那些支持我的人,我爱你们,~~


 


源码:


http://i.imagehost.org/download/0682/09-Demo

文章评论1条评论)

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qiweida_702201829 2011-8-20 15:12

bucuo

tear086_727697317 2010-5-19 22:33

cool
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