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TMS320C55x DSP 时钟发生器

TMS320C55x DSP Clock Generator (CN)

本文档的出处为：TMS320C55X DSP Peripherals Overview Users Guide (spru317i)，有改动。

3 时钟发生器（Clock Generator）

这一章描述了TMS320VC5509/TMS320VC5509A/TMS320VC5510 DSP中的时钟发生器。针对于C5505的时钟发生器在 TMS320VC5505 DSP System User's Guide (SPRUFP0)中介绍，针对于C5504的时钟发生器在TMS320VC5504 DSP System User's Guide (SPRUGL6)中介绍。在本章中描述的时钟发生器可以通过CLKIN引脚接收一个输入时钟信号并且允许你在时钟发生器内部通过修改信号来产生你想要的时钟频率输出。时钟发生器将这个输出时钟传递到CPU（CPU时钟）、（片上）外设和C55x DSP中的其他模块。而CPU时钟又通过一个可编程的时钟分频器传递到CLKOUT引脚（输出）。请查阅特定设备（device-specific）的数据手册（Data Manuals）来获得关于时钟发生器的其他信息。

3.1 DSP时钟发生器简介（Introduction to the DSP Clock Generator）

DSP时钟发生器为DSP提供一个时钟信号，这个时钟信号是以连接在CLKIN引脚上的输入时钟为基础的。在时钟发生器中包含一个数字锁相环（digital phase-lock loop），它可以被使能（enable）或者被失能(disable)。你可以通过配置时钟发生器来产生需要的CPU时钟（频率）。

时钟发生器有一个时钟模式寄存器（clock mode register, CLKMD），详见3.8节，这个寄存器用来控制和监视时钟发生器的活动。比如，你可以通过写入CLKMD寄存器中的PLL ENABLE位来触发下面两个主要操作中的一个：

·旁路模式（bypass mode），详见3.3节，PLL被旁路，这时时钟发生器输出时钟的频率等于输入时钟信号的频率的1分频、2分频或者4分频。因为PLL被失能，这种模式可以用于节能。

·锁定模式（lock mode），详见3.4节，输入时钟频率既可以用于倍频也可以分频来产生想要的输出频率，并且输出时钟信号的相位锁定于输入时钟信号。如果时钟模式寄存器（CLKMD）的PLL ENABLE位被置位（设置为1）并且相位锁定程序（phase-locking sequence）已完成则进入锁定模式（在执行相位锁定程序期间，时钟发生器一直处于旁路模式）。

时钟发生器还有一个用于节能的空闲模式（idle mode），详见3.5节，你可以通过关闭CLKGEN空闲域（idle domain）来设置时钟发生器进入空闲模式。想了解打开和关闭空闲域的信息，请查阅第8章，空闲配置（Idle Configurations）。

时钟发生器的输出或者再经过（可编程）分频器后的输出信号形式可以通过CLKOUT引脚查看。想了解更多关于CLKOUT引脚和相关的分频器的信息，详见3.6节。

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