用户1276322的文章-第3页-面包板社区

 

文章

首页 我的博文

用户1276322 2007-3-6 11:33: VisualC++（包含WindowsAPI和MFC）开发中常见问题的答案[1]; 1，简述vc6下如何进行程序的调试。在主菜单"build"中，有一个start build的子菜单，它下面包含了go菜单（快捷键为f5),选择后，程序将从当前语句进入调试运行 ...; 2342 2 0 2

用户1276322 2007-3-6 10:38: 有什么方法可以在程序中操作radiobutton控件吗; 在属性对话框里设置IDC_RADIO1,IDC_RADIO3,IDC_RADIO5为GROUP,并且他们每一组的TAB顺谢相连，然后给IDC_RADIO1,IDC_RADIO3,IDC_RADIO5分别添加成员变量 ...; 3390 4 0 4

用户1276322 2007-3-6 10:33: radiobutton使用之小错误; 今天遇到的RADIO一点小问题: 原来的工程中有3个RADIO按钮,现在需要再加一个,一般RADIO的使用是分组,一组绑定一个整形变量,我的 ...; 2736 2 0 2

用户1276322 2007-3-5 15:56: AVR程序; 本代码为我用AVR做的第一个实际应用程序，转载请注明作者及出处。严禁用于商业用途，作者保留一切权利。需要了解本代码应用的朋友，请QQ联系。QQ：933421 ...; 4163 3 0 3

用户1276322 2007-3-3 14:47: LPM的使用; The following file, reggen.vhd, contains the Entity Declaration and Architecture Body for reggen, a parameterized register function. The Generic Clau ...; 2505 4 3 7

用户1276322 2007-3-3 13:54: 信号和变量有什么不同; 信号和变量有什么不同? 在回答这个问题前，先来看一个简单的VHDL程序： library ieee; use ieee.std_logic_1164.all; entity testsignal is port(reset,clo ...; 4452 6 0 6

用户1276322 2007-3-3 10:27: HDL代码的可综合性; 老有人说什么，这个任务是可综合的，那个是不可综合的，问下到底什么意思以下内容来自文章摘录一,HDL代码的可综合性任何符合HDL语法标准的代码都是 ...; 3891 2 1 3

用户1276322 2007-3-2 17:21: 消抖与滤波; 消抖与滤波在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但 ...; 3021 3 1 4

用户1276322 2007-3-2 16:47: 同步整形电路原理; library ieee; use ieee.std_logic_1164.all; entity dou is port(din,clk:in std_logic; ...; 3479 2 0 2

用户1276322 2007-3-1 10:36: CPLD/FPGA设计中的一些问题; 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间：建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如 ...; 3440 3 0 3

用户1276322 2007-3-1 10:10: VHDL学习一; 关键词： l 设计库和标准程序包 library library_name ; use library_name.package_name. all; ...; 3149 5 2 7

用户1276322 2007-3-1 10:09: VHDL学习二; 边沿检测：为了确保clk发生的了一次由0到1的上升跳变，采用如下语句： clk'event and (clk=' 1 ' ) and ( clk'last_vaule=' 0 ' ) 其他表达 ...; 2599 2 0 2

用户1276322 2007-3-1 10:08: VHDL学习三; CASE 语句，属于顺序语句，因此必须放在process中使用，用法如下： case expression is when choice = sequential_statements ...; 3194 2 0 2

用户1276322 2007-3-1 10:05: VHDL学习四; q : bufferr integer rang 15 dwonto 0 -- 定义q为buffer类型的端口，此端口的数据类型为integer，此整数的取值范围是从15到0。注： ...; 3098 3 0 3

用户1276322 2007-3-1 09:34: VHDL学习五; 三态门三态门的应用三态门的有很多的实际应用，比如数据和地址BUS的构建，RAM或堆栈的数据端口设计等。三态门的设计当输入输出状态时 ...; 2435 4 0 4

1 23 / 3 页

关闭站长推荐

上一条

/2

下一条