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用户167589
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VCC VDD VEE VBB VSS的解释
原文链接:h ttp://hi.baidu.com/gsm1011/blog/item/48c49451340a772543a75b63.html 一、解释 VCC:C=circuit 表示电路的意思, 即接入电路的电压 ...
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用户167589
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锁存器、触发器
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用户167589
2008-9-13 13:14
Verilog Using $readmem or $readmemh in Modelsim
Verilog提供了$readmemb和$readmemh命令来读ASCII格式文件,以初始化存储器内容。这个命令也可以在仿真中用来初始化Xilinx的BlockRAM或者SelectRAM元件 ...
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用户167589
2008-9-10 13:39
问题:如何在单独文件声明parameter设置参数
想在一个文件中声明源文件的所有参数设置,网上的做法是: `ifndef XX `define XX YY //or parameter XX = YY; `endif 这样做过之后,源文件在编译时 ...
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用户167589
2008-9-10 13:08
基于Verilog语言的可维护性设计技术
随着集成电路制造技术的发展,对设计提出了更多的挑战,随着设计复杂度的增加,又提出了片上系统(SoC)的概念。为了加速设计收敛,设计重用、可测性设计、可 ...
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用户167589
2008-9-8 23:05
如何在modelsim下看后仿真布线延迟
脑子比较混乱,把quartus布局布线后产生的.vo网表及.sdo延迟信息加入modelsim进行后仿真,看到的只有门延迟。在仿真top代码中,将两个模块的输 ...
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用户167589
2008-9-8 21:40
深入介绍一下CPU的原理
引言: 随着去年AMD Athlon的推出,两大CPU厂商Intel和AMD之间的竞争愈演愈烈,几乎每个月都有新的CPU推出,各个媒体和网上也充斥着各种各样的评测性文章 ...
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用户167589
2008-9-8 21:28
Speed Grade——芯片的“速度等级”初探
最初接触speed grade这个概念时,很是为Altera的-6、-7、-8速度等级逆向排序的方法困惑过一段时间。不很严密地说,“序号越低,速度等级越高”这是 Altera FPGA ...
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用户167589
2008-9-8 14:06
Quartus使用问题及解决方法总结
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群 ...
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用户167589
2008-9-8 00:03
利用ModelSim SE6.0C实现时序仿真
1) 打开一个工程文件。 2) 打开Settings设置栏,选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim( ...
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用户167589
2008-9-7 18:08
Alrera FPGA设计中如何利用modelsim进行仿真!
在FPGA设计中,每一步都需要对设计进行仿真才能保证最后的产品是正确的,这里把仿真过程总结一下,供大家参考。 先说一下前仿。 在设计过程中为 ...
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用户167589
2008-9-7 17:29
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Libero中有三种仿真,分别是综合前仿真,综合后仿真,和布局布线后仿真,综合前仿真是纯粹的功能仿真,不一定能被综合,它的仿真是不带任何延时信息的。综合后仿 ...
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