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用户68661 2007-7-29 17:55: 水货和行货; 何谓行货呢？行货就是得到生产厂商的认可，由某个商家取得代理权或者直接由该生产厂商的分支机构在某个指定的地区进行销售的产品，由于行货需要让代理商及 ...; 3638 19 2 21

用户68661 2007-7-17 21:56: 让心休息一下; 第一题： )Ps @-]/`Guest EDA中国门户网站iz \:p*K)f9]X6\!W 　　一只小狗带了足够多的水和食物到沙漠旅行(没有天敌等危害)，结果在第 EDA中国门户网站~S8G2k ...; 3394 14 2 15

用户68661 2007-7-14 12:27: [转]基本触发器; 一、触发器的概念复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？门电路：在某一时刻的输出信号完全取决于该时刻 ...; 4961 12 1 12

用户68661 2007-7-4 22:04: 中国半导体行业协会06年十大半导体企业统计结果; 为全面总结2006年国内各有关半导体企业所取得的成绩，依据参加全国半导体行业统计企业的上报数据，中国半导体行业协会分别排出2006年度国内10大集成电路设 ...; 4522 13 3 14

用户68661 2007-6-30 23:19: IC 专业术语; //真的很搞，本来以为离开学校后再也不会考试了，呵呵，但是到公司后还是不断的参加考试，下周更惨，一周就考三次，哈哈。没办法，有些东西还得准备，专业术语 ...; 5195 10 1 11

用户68661 2007-6-22 23:49: [转]Ncverilog 命令使用详解; 我们知道，由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率，因此在进行模拟时必须经过compile(ncvlog 命令）以及elaborate(ncelab命令） ...; 7650 13 1 14

用户68661 2007-6-20 23:19: 【转】AMBA、AHB、APB总线简介; AMBA简介随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到 ...; 4308 11 0 11

用户68661 2007-4-14 11:59: 冒个泡; 呵呵，谢谢大家的支持，最近工作一直很忙，单位又不让上网，呵呵，所以很久没有来了，还是想出来冒个泡，说明我还在，呵呵，有时间再跟大家好好聊，OH！Yeah！ ...; 3184 11 2 13

用户68661 2007-3-20 15:57: [转]消除FPGA设计中的毛刺问题; FPGA(Field Programmable Gate Array) 以其容量大、功能强以及可靠性高等特点 , 在现代数字通信系统中得到广泛的应用。采用 FPGA 设计数字电路已经 ...; 4377 15 0 15

用户68661 2007-3-15 19:04: 什么是亚稳态？; 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正 ...; 5011 12 1 13

用户68661 2007-3-3 21:00: [转]IC设计领域及其工种介绍; （一）模拟与混号讯号电路设计 cY1~{Kw5j,rgoldenlin 6V+J(hI}!?goldenlin IC 电路可分为为模拟 IC 与数字 IC 两大类，以及两者兼具的混合讯号等三种 ...; 3900 19 0 19

用户68661 2007-2-27 10:35: [转]国内微电子专业概况; 微电子这个专业大家要注意,虽然很缺人,但国内基本上不会培养.因为这个专业的门槛比较高.你如果在一所差的学校学微电子,基本跟没学差不多.而且这个专业如果没有 ...; 4050 10 2 12

用户68661 2007-1-31 20:48: [转]龙芯CPU考虑的策略; 前言：我重贴旧文，是让大家留心里面有很重要一段，即 “"Code Morphing" 的二进制编译技术 ” 那段。凭借 RISC 指令集的先天优势，再加上 INTEL ...; 3577 8 0 8

用户68661 2007-1-31 20:35: FPGA与CPLD; FPGA 是一种高密度的可编程逻辑器件 , 自从 Xilinx 公司 1985 年推出第一片 FPGA 以来 ,FPGA 的集成密度和性能提高很快 , 其集成密度最高达 500 ...; 3570 10 0 10

用户68661 2007-1-31 20:33: RTL级设计中的时钟与复位; 时钟和复位在数字系统设计中的重要性是勿庸置疑的 . 在 RTL 级设计中 , 要表示一个时钟并不复杂 , 在 Verilog 中只需像下面这样写就表示 c ...; 4972 16 0 16

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