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  • STM32F469I-DISCO Gerber
    所需E币：3
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    大小：1.41MB
    时间：2019.06.17
    上传者：royalark_912907664
    STM32F469I-DISCOGerber
    STM32F469I DISCO gerber
  • 基于VxWorks的CAN与千兆以太网互联设计
    所需E币：3
    下载：1
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    时间：2019.06.18
    上传者：xld0932
    随着千兆网络的逐步全面积覆盖，现用的百兆网关工业设备将被淘汰。为改进现用的网关设备，文中提出了一种千兆网与现场总线的互联设计。在硬件设计中，分为CAN模块电路和千兆网模块电路两部分。AX88180和M
  • 基于STC89C52单片机的智能指端脉搏测量仪
    所需E币：1
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    大小：503.54KB
    时间：2019.06.28
    上传者：xld0932
    脉搏是临床检查和生理研究中常见的生理现象，包含了反映心脏和血管状态的重要生理信息。基于STC89C52单片机设计的指端脉搏测量仪，是利用光电传感器检测脉搏波实现光电转换，引入二阶有源滤波器降低外界信号
  • 基于CC2540的防丢器设计与实现
    所需E币：1
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    大小：1004.28KB
    时间：2019.06.27
    上传者：xld0932
    以蓝牙４．０低功耗芯片ＣＣ２５４０ＢＬＥ为核心构建低功耗便携式防丢器。防丢器由主机、从机两部分组成，各部分均由ＣＣ２５４０模块、声音报警模块、光报警模块和电源模块等构成；通过对核心芯片间ＲＳＳＩ值的处
  • 基于STC单片机和CPLD的声波信号采集装置研制
    所需E币：1
    下载：1
    大小：1.62MB
    时间：2019.06.28
    上传者：xld0932
    为研究海底沉积物的声学特性参数，提出一种以ＳＴＣ１２Ｃ５Ａ６０Ｓ２为控制核心的声波信号采集系统；具备实时声波信号采集的功能，实现４通道的数据采集；并设计了信号的放大、滤波、衰减、单端转差分变换电路，对
  • 基于CPLD的X86系统硬件检测卡设计
    所需E币：1
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    大小：369.5KB
    时间：2019.06.28
    上传者：xld0932
    X86处理器价格高，一旦出现故障会导致电子产品出现各种异常且定位困难。提出一种基于CPLD的X86系统硬件检测卡，当X86处理器出现故障时，将通往IO80端口地址的上电自检数据通过CPLD转成串行数据
  • 基于CPLD的GPS时钟驯服模块设计与实现
    所需E币：1
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    大小：972.23KB
    时间：2019.06.28
    上传者：xld0932
    现代通信系统中，高稳定性和高准确度的参考时钟源非常重要，为整个通信系统提供频率参考。基于此需求设计并实现了一款基于CPLD的GPS时钟驯服模块，给出了该模块的基本框架和构成，介绍GPS时钟驯服使用的关
  • 基于STM32F103C8T6的智能俯卧撑训练器设计
    所需E币：1
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    大小：384.77KB
    时间：2019.06.27
    上传者：xld0932
    近年来，人们生活水平逐渐提高，健身意识逐渐增强，俯卧撑训练器这种重要的健身器材得到较为广泛应用。文中基于STM32F103C8T6单片机设计智能俯卧撑训练器，可以对用户运动量收集、用户运动姿态语音校正
  • 基于CPLD的光纤通信实验编码发送模块
    所需E币：1
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    大小：409.88KB
    时间：2019.06.28
    上传者：xld0932
    设计并制作了一种基于CPLD的光纤通信实验编码发送模块。该系统分为光信号发送模块和CPLD编码模块，其中光信号发送模块以模拟电路为基础，且按电流走向布置探测点；CPLD编码模块以CPLD为基础，采用自
  • CPLD加Flash在线升级及配置FPGA
    所需E币：1
    下载：1
    大小：249.93KB
    时间：2019.06.28
    上传者：xld0932
    基于Xilinx公司的Vertext4FPGA嵌入式系统采用Flash作为BootLoader以及操作系统目标文件的存储介质。如果将FPGA的目标文件通过以太网接口发送给处理器，处理器接收到FPGA的
  • 基于CPLD和单片机的等精度数字频率计设计
    所需E币：1
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    大小：2.85MB
    时间：2019.06.28
    上传者：xld0932
    根据相位重合点理论对等精度数字频率计进行改进，采用该理论可使对标准频率信号和待测频率的计数同时开始，消除了对标准频率信号计数时±1个周期的误差。系统设计主要包括三部分：待测频率的整形放大部分；计数部分
  • 基于CPLD的分频器设计与实现
    所需E币：1
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    大小：417.4KB
    时间：2019.06.28
    上传者：xld0932
    提出了基于CPLD实现分频器的功能，使用了VHDL语言进行设计，利用QuartusII软件平台进行仿真实验，并将编写的软件下载到CPLD器件中，进行硬件电路系统测试。结果表明该设计方案是可行的，且具有
  • 基于STM32+CPLD全数字同步伺服驱动器的设计与实现
    所需E币：1
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    大小：1.64MB
    时间：2019.06.28
    上传者：xld0932
    以通用的高性能伺服驱动器为研究对象，选用STM32+CPLD作为控制芯片，采用转子磁场定向及空间矢量脉宽调制技术，详细介绍了伺服驱动器的硬、软件设计，提出了一款全数字、高性能的永磁同步伺服驱动器的设计
  • 基于CPLD的高精度时间数字转换器的设计
    所需E币：1
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    大小：573.5KB
    时间：2019.06.28
    上传者：xld0932
    介绍了一种无盲区的高精度时间数字转换器的实现原理和设计方法，采用CPLD内部优化的门延迟线内插技术，实现了对时间的高分辨率测量;采用实时校准技术，保证了在不同温度和电压下的测量准确度。实验数据分析得出
  • 基于CPLD的整数可变分频器设计
    所需E币：1
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    大小：970.89KB
    时间：2019.06.28
    上传者：xld0932
    采用2片74LS190数字逻辑器件设计了两位数的分频器，给出了设计的原理图，接着使用Quartus－II工具软件进行分频器的功能仿真，结果表明该分频器能够对输入信号的频率实现1－99的分频，最后将编译
  • 基于CPLD的多电源上电时序的控制设计
    所需E币：1
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    大小：277.86KB
    时间：2019.06.28
    上传者：xld0932
    随着高速数字信号的快速发展，对集成多核和高速接口的处理器的电源的上电时序的设计则越来越重要，严格的上电时序保证了器件免受损坏和进入良好的工作状态；基于CPLD的多电源上电时序的控制设计则更加可靠、稳定
  • 基于Yocto Project的嵌入式应用设计
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    时间：2019.06.24
    上传者：xld0932
    YoctoProject是一个开源项目，可以在任意硬件上(如x86、x86-64、ARM、PPC、MIPS)为任意嵌入式设备构建自定义嵌入式Linux应用所需的模板、工具和资源，极大地简化了开发过程。
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