//这是前阵子申请某网站的MAXV CPLD开发板的时候写的，首发地址为eetrend 。
CPLD/FPGA这些东东已经放下两年了，VHDL最就忘得差不多了~~所以这次申请MAXV的开发板的决定有些仓促，没有好好规划和准备。本来是要做跟电机控制有关的事情，可手头的都是5V的，跟这套板不太匹配。
做一个简单的分频器吧，有点儿高射炮打蚊子的味道了。
20分频VHDL代码：
-----------------------------------------
Library IEEE;
Use IEEE.Std_Logic_1164.All;
Use IEEE.Std_Logic_Arith.All;
Use IEEE.Std_Logic_Unsigned.All;
Entity Clk_Div is
Port(
Clk_in: in Std_Logic;
Clk_Out: out Std_Logic
);
End Entity;
Architecture A of Clk_Div is
signal Cnt: Std_Logic_Vector(4 Downto 0);
Begin
Process(Clk_in)
Begin
if(Clk_in'Event and Clk_in = '1') then
if(Cnt < 19) then
Cnt <= Cnt + 1;
else
Cnt <= (Others => '0');
End if;
End if;
End Process;
Process(Cnt)
Begin
if(Cnt < 9) then
Clk_out <= '0';
else
Clk_out <= '1';
End if;
End Process;
End Architecture A;
----------------------------------------------------------
好久没有写过了，还是参考别人的
几个分频器串联起来~~
请观看下面拍的的视频
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飞言走笔 2012-4-22 16:03
用户1696769 2012-4-20 17:49