原创三十而立学FPGA之UART

 2022-5-20 07:14  2075 15 4 分类: FPGA/CPLD 文集: FPGA

UART介绍简介

通用异步收发器（Universal Asynchronous Receiver/Transmitter），既UART

时序

根据时序图可以了解到：

1. uart在空闲的时候是高电平
2. 当突变为低电平或者有一个下降沿，则是告知接收方uart要传数据了
3. 这里实现为8bit数据传输，当数据传输完成，在1或1.5或2个时钟周期内将传输线拉高，表示停止传输

UART之RX实现状态转移图

源代码

状态转移实现

时序描述

//周期计数，既系统时钟内每个BIT所需要的周期数，通过波特率可计算出最大计数值</p><p style="margin-top: 0; margin-bottom: 0;">
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
cycle_cnt <= 16'd0;
else if(state == REC_BYTE && (cycle_cnt == CYCLE_CNT_MAX-1||nextstate != state))//只需要在开始接收数据时开始计数，所以前提条件是状态在REC_BYTE，而且如果计数值达到最大值或者在状态跳转的时候都需要将计数值清零
cycle_cnt <= 16'd0;
else
cycle_cnt <= cycle_cnt + 16'd1;
end
//位计数，以确认接收的位数
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
bit_cnt <= 4'd0;
else if(state == REC_BYTE) //仅在接收数据状态时进行位计数
if(cycle_cnt == CYCLE_CNT_MAX-1)
bit_cnt <= bit_cnt + 4'd1;
else
bit_cnt <= bit_cnt;
else
bit_cnt <= 4'd0;
end
//数据接收
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
rx_data_r <= 8'd0;
else if(state == REC_BYTE && cycle_cnt == CYCLE_CNT_MAX/2-1)
rx_data_r[bit_cnt] <= tx_pin;
else
rx_data_r <= rx_data_r;
end
//将数据传输给其他模块
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
rx_data <= 8'd0;
else if(state == STOP || nextstate != state)
rx_data <= rx_data_r;
end
//接收完成标志
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
rx_done <= 1'b0;
else if(state == STOP )
rx_done <= 1'b1;
else
rx_done <= 1'b0;
end

UART之TX实现

实现TX就不用三段式状态机这么麻烦了，直接用序列机完全就可以了

模块使能或者说发送请求

周期计数、位计数

发送数据

always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
tx_pin_r <= 1'b1;
else
case(bit_cnt)
0:tx_pin_r <= 1'b1; //这里需要避免bit_cnt=0的时候发送起始位，因为当复位的时候bit_cnt的值是零的，会在复位时就已经发出了起始位，而导致接收端的误判和发送的时序紊乱
1:tx_pin_r <= START_BIT;
2:tx_pin_r <= send_data[0];
3:tx_pin_r <= send_data[1];
4:tx_pin_r <= send_data[2];
5:tx_pin_r <= send_data[3];
6:tx_pin_r <= send_data[4];
7:tx_pin_r <= send_data[5];
8:tx_pin_r <= send_data[6];
9:tx_pin_r <= send_data[7];
10:tx_pin_r <= STOP_BIT;
default: tx_pin_r <= 1'b1;
end

UART FPGA

作者：二月半，来源：面包板社区

链接： https://mbb.eet-china.com/blog/uid-me-1862109.html

文章评论（2条评论）

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luckyzy2000: 现在的三十还是算年轻人：）

不年轻了吧，再过十年就没啥精力了

现在的三十还是算年轻人：）

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