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二月半
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原创 三十而立学FPGA之数码管

2022-6-12 16:47 2332 15 4 分类: FPGA/CPLD 文集: FPGA
简介

数码管，一种把多个发光二极管通过简单阵列的方式组合而成的显示器件。多个二极管阴极连在一起，通过控制阳极的高低电平来控制数码管相应LED亮灭的叫做共阴，反之共阳。每个发光二极管称之为数码管的段，连在一起的阴极或阳极称之为位。

实现框图

 

模块实现 1. 十进制转BCD模块

十进制（二进制）转BCD通常使用方式是移位加三的算法。具体方式如下表示（以123即8‘b01111011为例）：

说明：

1. count为0，将需要转换的数值赋值给设置的移位寄存器shift_reg的后八位

2. count每计数一次，将移位寄存器向左移1位，再判断个位十位的值是否大于等于5，如果十位或个位大于等于5，则十位或个位都加3。

3. 移位的次数（即count的计数值），由需要转化的数的二进制位数相同。

4. 需要避免0，因为复位count值为0，会打乱后面的逻辑。

程序实现

  1. //移位计数
  3. always @(posedge clk or negedge rst_n)
  5. begin
  7. if(rst_n == 1'b0)
  9. count <= 4'd0;
  11. else if(count == 4'd9)
  13. count <= 4'd0;
  15. else
  17. count <= count + 4'd1;
  19. end
  23. //移位加三算法
  25. always @(posedge clk or negedge rst_n)
  27. begin
  29. if(rst_n == 1'b0)
  31. shift_reg = {shift_reg[19:8],data_in};
  33. else if(count == 4'd0)
  35. shift_reg = {shift_reg[19:8],data_in};
  37. else if(count <= 4'd9)
  39. if(shift_reg[11:8]>=5)
  41. if(shift_reg[15:12]>=5)
  43. begin
  45. shift_reg[11:8] = shift_reg[11:8] + 4'd3;
  47. shift_reg[15:12]= shift_reg[15:12]+ 4'd3;
  49. end
  51. else
  53. begin
  55. shift_reg[11:8] = shift_reg[11:8] + 4'd3;
  57. shift_reg[15:12]= shift_reg[15:12];
  59. end
  61. else
  63. if(shift_reg[15:12]>=5)
  65. begin
  67. shift_reg[11:8] = shift_reg[11:8];
  69. shift_reg[15:12]= shift_reg[15:12]+ 4'd3;
  71. end
  73. else
  75. begin
  77. shift_reg[11:8] = shift_reg[11:8];
  79. shift_reg[15:12]= shift_reg[15:12];
  81. end
  83. else
  85. shift_reg = shift_reg;
  87. end

2. 译码模块

以下代码以共阳极数码管为例

  1. always @(posedge clk or negedge rst_n)
  3. begin
  5. if(rst_n == 1'b0)
  7. dp_val_r <= 8'b1100_0000;
  9. else
  11. case (dp_index) //dp,g,f,e,d,c,b,a
  13. 0:dp_val_r <= 8'b1100_0000;
  15. 1:dp_val_r <= 8'b1111_1001;
  17. 2:dp_val_r <= 8'b1010_0100;
  19. 3:dp_val_r <= 8'b1011_0000;
  21. 4:dp_val_r <= 8'b1001_1001;
  23. 5:dp_val_r <= 8'b1001_0010;
  25. 6:dp_val_r <= 8'b1000_0010;
  27. 7:dp_val_r <= 8'b1111_1000;
  29. 8:dp_val_r <= 8'b1000_0000;
  31. 9:dp_val_r <= 8'b1001_0000;
  33. 10:dp_val_r <= 8'b1000_1000;
  35. 11:dp_val_r <= 8'b1000_0011;
  37. 12:dp_val_r <= 8'b1100_0110;
  39. 13:dp_val_r <= 8'b1010_0001;
  41. 14:dp_val_r <= 8'b1000_0110;
  43. 15:dp_val_r <= 8'b1000_1110;
  45. default:dp_val_r <= 8'b1100_0000;
  47. endcase
  49. end

3. 数码管扫描模块 扫描计时

  1. always @(posedge clk or negedge rst_n)
  3. begin
  5. if(rst_n == 1'b0)
  7. cnt <= 20'd0;
  9. else if(start_cnt == 1'b1)
  11. if(cnt == 20'd99999)
  13. cnt <= 20'd0;
  15. else
  17. cnt <= cnt + 20'd1;
  19. else
  21. cnt <= 20'd0;
  23. end

扫描实现

本实验为六位数码管

  1. //SEL_W由数码管位数决定
  3. always @(posedge clk or negedge rst_n)
  5. begin
  7. if(rst_n == 1'b0)
  9. dp_sel_o_r <= {{(SEL_W-1){1'b0}},1'b1};
  11. else if(cnt == 20'd99999)
  13. dp_sel_o_r <= dp_sel_o_r << 1;
  15. else if(dp_sel_o_r == {1'b0,{(SEL_W-1){1'b0}}})
  17. dp_sel_o_r <= {{(SEL_W-1){1'b0}},1'b1};
  19. else
  21. dp_sel_o_r <= dp_sel_o_r;
  23. end
  29. always @(posedge clk or negedge rst_n)
  31. if(rst_n == 1'b0)
  33. dp_index = 4'd0;
  35. else
  37. begin
  39. case (dp_sel_o_r)
  41. 6'b000000:dp_index = 4'd0;
  43. 6'b000001:dp_index = dp_data_r[3:0];
  45. 6'b000010:dp_index = dp_data_r[7:4];
  47. 6'b000100:dp_index = dp_data_r[11:8];
  49. 6'b001000:dp_index = dp_data_r[15:12];
  51. 6'b010000:dp_index = dp_data_r[19:16];
  53. 6'b100000:dp_index = dp_data_r[23:20];
  55. default: dp_index = 4'd0;
  57. endcase
  59. end

 


BCD 数码管 FPGA

作者： 二月半， 来源：面包板社区

链接： https://mbb.eet-china.com/blog/uid-me-1862109.html

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yzw92 2022-6-13 06:25

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