基于FPGA的高速并行Viterbi译码器的设计与实现
时间:2019-12-25
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针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案.该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xilinx ISE 6.2中进行了建模仿真和综合实现. 基于FPGA的高速并行Vite rbi译码器的设计与实现
童琦,何洪路,吴明森
(中国科学院上海微系统与信息技术研究所,上海200050)
摘要:针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和
译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xil-
inx IsE 6.2中进行了建模仿真和综合实现。
关键词:Viterbi译码路径值回溯
数字通信中,降低数据传输的误码率及提高通信质
量是关键问题。为了避免通信过程中的突发错误,常常
引入卷积码。
卷积码的译码方式中,viterbi译码是一种最大似然
译码算法,与序列译码算法相比具有译码效率高、速度
快及译码器实现结构简单的优点,是一种有效的前向
纠错方法。
传统的Viterbi译码方法,译码需要存储的路径值等信
息均随约束长度成指数增长【l】,且受到硬件水平的限制,不
可能实现较高码率的译码。随着微电子技术的发展、可编 L―.。.―.――――。―――――――l
程器件的广泛使用、开发工具的逐渐完善,以及在此基 图1并行译码器结构图
础上算法的研究改进,更高码率的译码实现成为可能。
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