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  • 发一篇NC_VERILOG的教程
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    时间：2020.02.14
    上传者：2iot
    发一篇NC_VERILOG的教程,nclaunch……
    nclaunch
  • ISE8.1官方使用指南
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    时间：2020.02.14
    上传者：978461154_qq
    ise8tutISEIn-DepthTutorial8.2RRXilinxisdisclosingthisDocumentandIntellectualProperty(hereinafter“the
    ise8tut
  • 基于Verilog语言的帧同步的实现
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    大小：471.07KB
    时间：2020.02.14
    上传者：quw431979_163.com
    基于Verilog语言的帧同步的实现,基于Verilog语言的帧同步的实现……
    基于 verilog 语言
  • testbench中有关文本读取方法的好资料（vhdl语言）...
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    大小：164.53KB
    时间：2020.02.14
    上传者：238112554_qq
    testbench中有关文本读取方法的好资料（vhdl语言）...,texio的用法……
    texio 的用
  • 学verilog一篇不错的文章
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    大小：30KB
    时间：2020.02.14
    上传者：wsu_w_hotmail.com
    学verilog一篇不错的文章转一个学verilog很好的文章规范很重要  工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也
    verilog 一篇 不错
  • EFA做的Mentor公司软件最新CRACK（2006）
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    大小：325.42KB
    时间：2020.02.14
    上传者：978461154_qq
    EFA做的Mentor公司软件最新CRACK（2006）,2006161053312586……
    2006161053312586
  • HDL 编码风格与编码指南
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    大小：32.66KB
    时间：2020.02.14
    上传者：rdg1993
    hdl编码风格HDL编码风格与编码指南HDL编码风格与编码指南Rev.0.1June30，2002第一部分：说明1.准则的重要程度分三个层次：好的经验--表明这条规则是一般情况下比较好的经验，在大多数
    编码 风格
  • verilog hdl从算法设计到硬件逻辑的实现
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    时间：2020.02.14
    上传者：二不过三
    veriloghdl从算法设计到硬件逻辑的实现,5679……
  • Virtex II proFPGA开发板原理图上传1
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    大小：1.85MB
    时间：2020.02.14
    上传者：238112554_qq
    VirtexIIproFPGA开发板原理图上传1,VirtexIIproFPGA开发板原理图上传2……
    virtex profpga 开发
  • ps2 接口的IP CORE(完整的Verilog HDL)
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    大小：26.94KB
    时间：2020.02.14
    上传者：238112554_qq
    ps2接口的IPCORE(完整的VerilogHDL),一个PS2IPCORE……
    一个
  • 基于FPGA的等占空比任意整数分频器的设计
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    大小：173.27KB
    时间：2020.02.14
    上传者：givh79_163.com
    基于FPGA的等占空比任意整数分频器的设计仪器与仪表汪虹等:基于FPGA的等占空比任意整数分频器的设计基于FPGA的等占空比任意整数分频器的设计汪虹,李宏(宁波大学信息科学与工程学院浙江宁波31521
    基于 的等 占空
  • CADENCE PSD14_new
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    大小：1.33MB
    时间：2020.02.14
    上传者：978461154_qq
    CADENCEPSD14_newCADENCEPSD14.0入门教程!"#$%&'()*+,-,./012345678&9):;?@AB!"!"##$%&'()*+,-.$"'%$(%&/012)3$
    cadence psd14
  • 用VHDL语言的CPLD器件设计
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    大小：12.29KB
    时间：2020.02.14
    上传者：978461154_qq
    用VHDL语言的CPLD器件设计,用VHDL语言的CPLD器件设计……
    语言 器件 设计
  • 利用FPGA进行高速可变周期脉冲发生器设计
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    大小：164.5KB
    时间：2020.02.14
    上传者：2iot
    利用FPGA进行高速可变周期脉冲发生器设计利用FPGA进行高速可变周期脉冲发生器设计1概括      要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出
    利用 进行 高速
  • VHDL资料
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    大小：3.9MB
    时间：2020.02.14
    上传者：微风DS
    Vhdl04072004Jul.03-5773693ext.159swchen@cic.org.twDouglasJSmith,“HDLChipDesign,”1997.,“VHDL,”,1998.M
    vhdl0407
  • FPGA_CPLD设计工具Xilinx ISE 5.X使用详...
    所需E币：4
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    大小：1.42KB
    时间：2020.02.14
    上传者：238112554_qq
    FPGA_CPLD设计工具XilinxISE5.X使用详...,FPGA_CPLD设计工具XilinxISE5……
    设计 工具 Xilinx
  • NIOS6完全破解
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    时间：2020.02.14
    上传者：16245458_qq.com
    NIOS6完全破解,nios6crack……
    nios6crack
1 ...493494495496497498499500下一页
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