原创 跨时钟域传递多个控制信号

2012-12-3 12:23 3666 16 18 分类: FPGA/CPLD 文集: ALTERA FPGA

        阅读Altera的HardCopy时序收敛设计指导手册的时候看到其中处理跨时钟域传输多个控制信号的方法,摘下来收藏.


        说接收端需要两个控制信号id2-2,en2-2同时有效时才能正确采到数据,问题发生在这两个控制信号在从clk1向clk2传输时如果存在很小的偏差(skew),那么就有可能造成clk2采下来的控制信号正好相差一个周期.解决这个问题的方法是在clk1时钟域中就将这个两个控制信号组合成一个控制信号,然后传输到clk2时钟域.具体如下图所示:


点击看大图


 


 


 


 


附:


该技术手册中同时还介绍了通用的跨时钟传输数据的方法,即或者通过握手机制或者通过FIFO.提出来通过握手机制跨时钟传输数据如果控制信号越多必然要忍受更长的latency.使用FIFO的好处就是latency比使用握手机制小.

文章评论2条评论)

登录后参与讨论

coyoo 2012-9-12 12:15

这个你可以到altera官网搜索an545

用户183270 2012-9-5 13:22

“Altera的HardCopy时序收敛设计指导手册” 能给出具体名字没,没有查到。谢谢!
相关推荐阅读
coyoo 2024-12-10 13:28
Cyclone V GX FPGA设计TDC的优化问题
概述 通过前面的研究学习,已经可以在CycloneVGX器件中成功实现完整的TDC(或者说完整的TDL,即延时线),测试结果也比较满足,解决了超大BIN尺寸以及大量0尺寸BIN的问题,但是还是存在一些...
coyoo 2024-12-03 12:20
比较器检测模拟脉冲说明(四)
概述 说明(三)探讨的是比较器一般带有滞回(Hysteresis)功能,为了解决输入信号转换速率不够的问题。前文还提到,即便使能滞回(Hysteresis)功能,还是无法解决SiPM读出测试系统需要解...
coyoo 2024-11-16 13:54
不同ADC采样同一前端模拟信号时转换用时差异分析
概述 同一组前端模拟信号接入由不同型号ADC组成的模数转换电路时,采样后在FPGA中发现采样用时差异较大。本文主要分析这个时间差异形成的原因,并记录该差异产生对系统造成的影响。系统数字化简介 项目前端...
coyoo 2024-11-10 13:04
ALTERA Cyclone 10器件的使用-7:FPGA片内RAM资源利用率思考
概述 项目使用的FPGA目标器件为Cyclone 10 GX系列规模最大一颗料,由于功能升级增加了功能模块更多,发现器件片内RAM不够使用了。为了探索片内RAM使用的利用率问题,从代码RTL级与编译软...
coyoo 2024-11-10 12:30
转知乎:幽灵般的人体成像技术-PET
幽灵般的人体成像技术——PET - 知乎...
coyoo 2024-11-09 10:26
AD9633默认情况下调试记录(二)
概述 所谓默认情况,即如器件手册中图2所标示那样。对应AD9633的调试,除了涉及到ADC自身,还需要兼顾前端驱动器,系统中AD9633驱动器使用了差分运算放大器,这里不在赘述,笔者已有相关文章论述。...
我要评论
2
16
关闭 站长推荐上一条 /2 下一条