原创 ALTERA Cyclone 10器件的使用 - 1

概述

       在Cyclone V基础上解决了TDC实现（已在板测试通过）的问题，下一代产品应该采用新的FPGA器件。故有必要对ALTERA的10代器件进行评估。ALTERA的10代高中低端采用的工艺似乎是不一样的，比如Stratix10采用的应该是14nm工艺，而Arria10代采用的应该是20nm工艺，而Cyclone10代又分为2个部分，其中所谓的LP系列与CycloneIV的die是一样的，是60nm工艺；而Cyclone10GX的die则和CycloneV是一样的，所以可以看到Cyclone10GX的ALM结构和CycloneV一样，只是C10GX的工艺，Intel说是20nm，我们知道CV是28nm工艺。

使用新FPGA之前的问题

    由于没有ALTERA Cyclone10代板子，所以事先也只能在Quartus II编译软件里实现TDC。

1.  问题1

Quartus II软件版本选择的问题，ALTERA被INTEL收购之后，开发软件使用了新名称，Quartus Prime，版本依据年份安排。而且每个版本都有3种下载类别：

即专业版、标准版和精简版，如果是要开发比较老的器件且又想使用新版本Quartus II软件，就下载标准版，而如果是开发10代GX器件则必须下载专业版，而且专业版只支持10代GX。

我选择安装了Quartus II18.1专业版。由于还需要开发老的器件，所以比如电脑中必须标准和专业两个版本都需要安装，实在是理解不了INTEL这样安排的用意何在？！哪怕同属10代产品，Cyclone10LP和Cyclone10GX就分别只能用标准版和专业版开发。

2.  问题2

在CycloneV基础上验证通过工程（基于QII13.0），更换Cyclone10代GX器件后，并转入QII18.1无法编译通过，必须更新IP，且只提示需要升级PLL核，其它函数（比如加法器、FIFO和RAM等）并未提示更新升级。由于QII18.1去掉MegaWiard工具，所以将所有的PLL实体删除并重新例化，解决这个问题。

工程指定的器件变更（即便指定的器件属于同一个系列），PLL也需要重新Update，否则编译出错。

3.  问题3

编译通过后，发现以前能综合保留的加法器，在QII18.1编译后被优化掉了，也就是说无法实现延迟线了。解决这个问题的方法是给加法器的两个输入添加综合保持属性：

attributekeep:boolean;

attribute keep of dataa_sig: signal is true;

attribute keep of datab_sig: signal is true;