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用户153210 2015-2-1 10:18: Debussy-54v9-NT设置默认编辑器为Notepad++; 软件版本： Debussy 5.4v9 Notepad++ 6.7.4 Je suis Charlie edition 设置步骤安装好上面两个软件后，将 Notepad++ 的安装目录设置 ...; 2148 9 2 11

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用户153210 2015-1-31 13:53: SPWM控制器的全数字设计; 一个SPWM控制器的数字设计。此为系统框图，完整的系统曾在CycloneII FPGA上验证过，正弦ROM采用2048，经地址变换后相当于4096，此系统优点在于SPWM的 ...; 2796 8 0 8

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用户153210 2015-1-31 13:49: Debussy-54v9-NT安装步骤; 1、双击安装文件 Debussy-54v9-NT.exe ， 2、如下图所示： ...; 1714 11 0 11

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用户153210 2015-1-28 21:45: 在modelsim中添加altera库; 1. 去除 ModelSim 安装根目录下的“ modelsim.ini ”文件的只读属性。 2. 在 ModelSim 安装根目录下新建文 ...; 1542 11 2 13

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用户153210 2008-12-10 15:18: 恒精度频率计的VHDL可综合代码; 采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。 ---------------------------------------------- ...; 2774 6 0 6

用户153210 2008-12-10 15:14: 恒精度频率计的Verlog可综合代码; 采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。 module Cymometer(clk, reset, signal, FreqNs, F ...; 2382 7 0 7

用户153210 2008-11-2 11:10: Verilog中Task语句可综合设计实例; 此程序在Xilinx ISE综合工具中实现了综合和布局布线后仿真，功能正确。感兴趣的可以一起讨论研究。 `timescale 1ns / 1ps module TaskLearn(clk , reset , sig ...; 7641 7 3 10

用户153210 2008-8-11 11:28: 一个32位DDS的可综合代码; 功能描述：累加器32位频率控制字27位，高位屏蔽，内部设置为0 输出地址宽度11位，可带2k ROM library ieee; use ...; 3199 7 1 8

用户153210 2008-8-11 11:24: 三分频50%占空比电路的VHDL可综合代码; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ------------------------------------------ entity div3 is port( clk ...; 5301 8 0 8

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