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sunyzz
2013-9-9 10:06
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quick start perl
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快速学习perl语言
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sunyzz
2013-9-8 22:28
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【博客大赛】破脚本1
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第一章 标量数据 1)字符串操作 (下面的是小写x) 2)标量($开头) 3)print输出 4)比较 (数字== != ...
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sunyzz
2013-9-3 11:00
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【博客大赛】Verilog 常见面试题整理
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Use verilog hdl to implement a flip-flop with synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET. always@(posedge clk or ...
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sunyzz
2013-8-21 16:06
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【转好文】静态时序分析STA
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1. 背景 静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告。 进行静态时 ...
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sunyzz
2013-8-20 19:56
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【博客大赛】常见MOS管门电路总结
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用 mos 管搭出一个二输入与非门 画出 NOT,NAND,NOR 的 电路 . 画出 CMOS 的图 , 画出 tow-to-one mux gate ...
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sunyzz
2013-8-14 10:51
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【博客大赛】Verilog奇数-小数分频
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1、半整数分频占空比不为50% //说明:设计的史上最好用的半整数分频占空比不为50%,包含设计思路 module div_5(clk,clk_div,cnt1,cnt2,te ...
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sunyzz
2013-8-14 10:49
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【博客大赛】常见触发器-锁存器电路结构完整版
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1 、什么是触发器? 能够存储 1 位二值信号的基本单元电路统称触发器。 2 、 SR 锁存器 :其是各种触发器电路的基本构成部分 ...
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sunyzz
2013-8-10 09:59
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【转】关于做程序这件事
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我是个程序员,19岁的时候,我心高气傲,和3个学得很好的同学去了上海,那时是2009.6.5。当时经历了一次试用期没过的辞退后,我在一家专做日本外包项目的公司做 ...
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sunyzz
2013-8-7 17:12
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【转好文】RTL编码风格所造成的仿真和综合的不匹配
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RTL编码风格所造成的仿真和综合的不匹配 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGa ...
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sunyzz
2013-8-7 10:32
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【转】跨时钟域设计的一点总结
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1. 亚稳态的概念说明 是指 触发器 无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输 ...
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sunyzz
2013-8-4 14:02
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【博客大赛】Altera FPGA/CPLD高级篇-技巧总结
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一:模块划分技巧: 1) 对每个同步时序设计的子模块的输出使用寄存器; 2) 将相关的逻辑或者可以复用的逻辑划分在同一模块内; ...
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sunyzz
2013-8-3 09:34
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【转】扇入与扇出
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1.门电路的扇入扇出 扇入系数,是指门电路允许的输入端数目。 一般TTL电路的扇入系数 Nr为1~5,最多不超过8。若芯片输入端数多于实际要求的数目,可 ...
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sunyzz
2013-8-2 20:23
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【博客大赛】Verilog编码风格注意事项总结
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第1部分:命令规则 每个文件只包含一个module,module名要小写,并且与文件名保持一致 除parameter外,信号名全部小写,名字中的两个词之间用下划线 ...
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sunyzz
2013-8-2 10:02
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【转】华为硬件工程师要求
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数字芯片工程师 负责数字芯片的详细设计、实现和维护以及综合、形式验证、STA、CRG设计等工作; 2、及时编写各种设计文档和标准化资料,理解并认 ...
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sunyzz
2013-8-1 14:58
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【转】华为脚下的11把尖刀
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前时间看了《中兴面临的13个主要问题的鱼骨图》一文,很受启发,作为ex-HWer,尝试用类似的角度分析分析华为,算是对逝去青春的一点纪念。 短 ...
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