《Cadence高速电路设计：Allegro Sigrity SI-PI-EMI设计指南》， 电子工业出版社出版，本身主要介绍信号完整性、电源完整性和电磁兼容方面的基本理论和设计方法，并结合实例，详细介绍了如何在Cadence Allegro Sigrity 仿真平台完成相关仿真并分析结果。同时，在常见的数字信号高速电路设计方面，详细介绍了同步系统、DDRx（源同步系统）和高速串行传输的特点，以及运用Cadence Allegro Sigrity 仿真平台的分析流程及方法。此外还介绍了常用的信号完整性和电源完整性的相关测试手段及方法，简要介绍了从芯片、封装到电路板的系统级仿真设计方法。
《电子设计自动化丛书·Cadence高速电路设计：Allegro Sigrity SI-PI-EMI设计指南》特点是理论和实例相结合，并且基于Cadence Allegro Sigrity 的设计平台，使读者可以在软件的实际操作过程中，理解各方面的高速电路设计理念，同时熟悉仿真工具和分析流程，发现相关的问题并运用类似的设计、仿真方法去解决。
图书目录
第1章 信号完整性基础
第2章 电源完整性设计原理与仿真分析
第3章 高速时钟同步系统设计
第4章 高速DDRx总线系统设计
第5章 高速串行总线
第6章 电磁兼容设计原理和方法
第7章 信号完整性与电源完整性测试
第8章 芯片级全流程仿真分析
1.1 信号完整性问题
1.1.1 什么是信号完整性
1.1.2 数字信号的时域和频域
1.1.3 信号的质量
1.2 信号完整性分析的传输线理论
1.2.1 传输线的定义
1.2.2 传输线理论基础与特征阻抗
1.2.3 损耗传输线模型
1.2.4 有损耗传输线模型
1.2.5 微带线和带状线
1.2.6 S参数简介
1.2.7 电磁场求解方法简介
1.3 传输线分析
1.3.1 反射
1.3.2 码间干扰
1.3.3 传输线与串扰
1.3.4 同步开关噪声
1.4 信号质量控制
1.4.1 阻抗匹配
1.4.2 差分线阻抗和差分线阻抗匹配
1.4.3 走线拓扑
1.5 信号完整性分析所用器件模型简介
1.6 信号完整性仿真分析
1.6.1 传输线阻抗与反射分析
1.6.2 匹配和传输线层叠结构
1.6.3 多负载菊花链
1.6.4 串扰
1.6.5 DDR3信号质量问题及仿真解决案例
1.6.6 走线阻抗/耦合检查
参考文献
2.1 电源完整性基本原理
2.1.1 电源噪声形成机理及危害
2.1.2 电源分配系统构成部件
2.1.3 去耦电容特性
2.1.4 VRM模块
2.1.5 电源/地平面
2.1.6 PDN的频域分析
2.1.7 时域分析方法
2.1.8 直流压降与通流问题
2.1.9 电热混合仿真
2.2 电源分配网络交流分析
2.2.1 板级电源完整性设计分析工具及案例
2.2.2 板级电源阻抗分析
2.2.3 平面谐振分析
2.2.4 利用SPEED2000进行时域电源噪声分析
2.3 电源分配网络去耦电容优化
2.3.1 去耦电容的回路电感
2.3.2 优化方案示例――成本最低
2.3.3 早期去耦方案规划
2.3.4 去耦方案What-if分析
2.4 电源分配网络直流分析
2.4.1 直流仿真分析
2.4.2 电热混合仿真分析
2.5 用AllegroSigrityPIBase进行电源设计和分析
2.5.1 直流设计和分析
2.5.2 规则驱动的去耦电容设计方法
参考文献
3.1 共同时钟系统原理介绍
3.1.1 共同时钟系统工作原理
3.1.2 时序参数
3.1.3 共同时钟系统时序分析
3.2 用SigXplorer进行共同时钟系统时序仿真
3.2.1 飞行时间仿真分析
3.2.2 计算时序裕量
3.2.3 保持时间时序裕量分析
参考文献
4.1 高速DDRx总线概述
4.1.1 DDRx发展简介
4.1.2 Bank、Rank及内存模块
4.1.3 接口逻辑电平
4.1.4 片上端接ODT
4.1.5 SlewRateDerating
4.1.6 WriteLeveling
4.1.7 DDR4的VrefDQTraining
4.2 源同步时钟、时序
4.2.1 什么是源同步时钟
4.2.2 源同步时序计算方法
4.2.3 影响源同步时序的因素
4.3 DDRx信号电源协同仿真和时序分析流程
4.3.1 DDRx接口信号的时序关系
4.3.2 使用SystemSI进行DDR3信号仿真和时序分析实例
4.4 DDRx系统常见问题案例分析
4.4.1 DDR3拓扑结构规划：Fly-by拓扑还是T拓扑
4.4.2 容性负载补偿
4.4.3 Fly-by的Stub评估
参考文献
5.1 常见高速串行总线标准一览
5.1.1 芯片到芯片的互连通信
5.1.2 通用外设连接总线标准――USB3.0总线/接口
5.1.3 存储媒介总线/接口
5.1.4 高清视频传输总线
5.1.5 光纤、以太网高速串行总线
5.2 高速串行通道之技术分析
5.2.1 高速收发I/O口
5.2.2 均衡器及预加重/去加重
5.2.3 AMI模型接口
5.2.4 码型编码及DC平衡
5.2.5 判决指标：眼图分析、误码率、浴盆曲线
5.3 通道传输指标分析
5.3.1 通道混模S参数分离
5.3.2 通道冲击响应
5.3.3 通道信噪比分析
5.3.4 通道储能特性分析（码间干扰ISI）
5.4 高速串行通道精细化建模
5.4.1 过孔建模
5.4.2 特殊角度走线
5.4.3 长度（相位）偏差控制
5.5 高速串行通道系统仿真案例
5.5.1 芯片封装及PCB板上信号模型提取
5.5.2 建立信号链路拓扑
5.5.3 时域通道分析
5.5.4 统计通道分析
5.6 高速串行通道系统设置调节
5.6.1 滤波电容效应
5.6.2 电源噪声注入有影响分析
5.6.3 电源噪声强弱影响扫描分析
5.6.4 抖动和噪声影响扫描分析
5.7 高速串行通道工程实例
参考资料
6.1 EMC/EMI概述
6.1.1 电磁兼容的基本概念
6.1.2 电磁兼容相关标准概要
6.1.3 接地设计原理
6.1.4 屏蔽设计原理
6.1.5 滤波设计原理
6.2 板级和系统级EMC设计基本方法
6.2.1 板级EMC设计的重要性
6.2.2 板级EMC与SI/PI的关系
6.2.3 板级EMC控制的常用方法
6.2.4 系统级EMC设计基本方法
6.2.5 EMC仿真算法简介
6.3 Cadence/Sigrity仿真工具在EMI分析中的应用
6.3.1 SI/PI/EMI仿真分析工具介绍
6.3.2 Cadence的EMI仿真分析实例
6.3.3 SPEED2000在EMI仿真中的应用
6.3.4 PowerSI在EMI仿真中的应用
6.3.5 OptimizePI在EMI仿真中的应用
参考文献
7.1 10Gbps以上数字系统中信号完整性测量综述
7.1.1 背景
7.1.2 10Gbps以上高速背板测量
7.1.3 10Gbps以上SerDes信号品质测量
7.1.4 工业标准总线测试
7.1.5 供电网络的测量
7.1.6 时钟测量
7.1.7 其他测试
7.1.8 小结
7.2 抖动测量
7.2.1 测量背景简介
7.2.2 抖动的定义及抖动与相位噪声、频率噪声的关系
7.2.3 周期抖动、周期间抖动和TIE
7.2.4 抖动成分的分解及各个抖动成分的特征及产生原因
7.2.5 使用浴盆曲线和双狄拉克模型预估总体抖动
7.2.6 高级抖动溯源分析方法
7.2.7 抖动传递函数及其测量
7.2.8 50fs级参考时钟抖动的测量技术
7.2.9 抖动测量仪器总结
7.3 眼图测量
7.3.1 眼图概念
7.3.2 眼图模板
7.3.3 眼图测试对仪器的要求
7.3.4 眼图测试中的时钟恢复
7.3.5 眼图参数的定义
7.3.6 有问题眼图的调试
7.4 PCB阻抗测量
7.4.1 PCB阻抗测试方案及原理
7.4.2 TDR测量仪器系统的校准
7.4.3 TDR分辨率的概念
7.4.4 PCB阻抗测量操作流程
7.4.5 TDR测量仪器静电防护
7.4.6 对TDR测量的其他说明
7.5 电源完整性测量
7.5.1 电源完整性测量对象和测量内容
7.5.2 电源纹波和噪声测量
7.5.3 PDN输出阻抗和传输阻抗测量
7.5.4 消除电缆屏蔽层环路误差
7.5.5 校准过程和参考件
7.5.6 电路板系统级PDN测量
7.5.7 小结
7.6 DDR总线一致性测量
7.6.1 工业标准总线一致性测量概述
7.6.2 DDR总线概览
7.6.3 DDR时钟总线的一致性测试
7.6.4 DDR地址、命令总线的一致性测试
7.6.5 DDR数据总线的一致性测试
7.6.6 DDR总线一致性测试对示波器带宽的要求
7.6.7 自动化一致性测试
7.6.8 DDR一致性测试探测和夹具
7.6.9 小结
7.7 参考文献
8.1 芯片级全流程仿真的意义
8.2 芯片级系统仿真的要点
8.3 模型的准备
8.3.1 晶体管模型和IBIS模型
8.3.2 芯片金属层模型
8.3.3 封装模型
8.3.4 PCB模型
8.4 并行总线和串行信道的仿真
8.4.1 并行总线仿真
8.4.2 信道仿真
8.5 芯片封装PCB的电源完整性
8.5.1 芯片-封装-PCB的直流压降
8.5.2 芯片-封装-PCB的交流阻抗分析
8.6 芯片-封装-PCB热设计
