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Verilog教程
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下载:2
大小:4.07MB
时间:2020.12.16
上传者:symic
Verilog教程rar
verilog
教程
基于ARM+FPGA的远程显示终端设计
所需E币:0
下载:2
大小:225.94KB
时间:2020.12.24
上传者:czd886
基于ARM+FPGA的远程显示终端设计
基于
ARMFPGA
远程
显示
终端设计
基于CAN总线的高档剑杆织机控制系统
所需E币:1
下载:2
大小:2.62MB
时间:2019.05.27
上传者:牛渔曦
论文-基于CAN总线的高档剑杆织机控制系统
PLC输入输出端的硬件保护
所需E币:1
下载:2
大小:51.31KB
时间:2019.05.27
上传者:牛渔曦
论文-PLC输入输出端的硬件保护
FPGA 开发环境 Quartus17.1安装教程
所需E币:0
下载:2
大小:831.67KB
时间:2020.12.16
上传者:LGWU1995
FPGA开发环境Quartus17.1安装教程(Quartus是Intel(altera)公司的FPGA开发环境)
基于ARM+FPGA的心电信号疲劳驾驶检测方法的研究
所需E币:1
下载:2
大小:1.73MB
时间:2020.12.24
上传者:czd886
基于ARM+FPGA的心电信号疲劳驾驶检测方法的研究
基于
ARMFPGA
心电信号
疲劳驾驶
检测
方法
研究
基于FPGA和DSP架构的全国产化通用控制接口板硬件设计.
所需E币:1
下载:2
大小:1.61MB
时间:2021.04.26
上传者:box520
基于FPGA和DSP架构的全国产化通用控制接口板硬件设计.
基于
fpga
DSP
架构
国产
通用
控制
接口板
硬件设计
嵌入式硬件设计系列
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下载:2
大小:1.19MB
时间:2020.12.10
上传者:Lgnited
嵌入式硬件设计系列,FPGA
嵌入式
硬件设计
系列
H.264视频编码核心算法的FPGA设计与实现
所需E币:2
下载:2
大小:2.81MB
时间:2022.01.04
上传者:czd886
H.264视频编码核心算法的FPGA设计与实现
h264
视频编码
核心
算法
fpga
设计
实现
基于MCU的FPGA在线配置
所需E币:5
下载:2
大小:396.82KB
时间:2021.09.02
上传者:czd886
基于MCU的FPGA在线配置
基于
mcu
fpga
配置
FPGA硬件最小系统设计
所需E币:0
下载:2
大小:629.28KB
时间:2020.12.24
上传者:samewell
FPGA硬件最小系统设计
fpga
硬件
最小
系统设计
基于FPGA的温度测控器设计
所需E币:3
下载:2
大小:1.9MB
时间:2019.06.10
上传者:royalark_912907664
基于提高实际工业生产、生活中温度检测控制实时性与快速性,以可编程器件(CPLD/FPGA)芯片EP1C3T144C8和硬件描述语言VHDL平台,设计一个温度测控系统,通过对感测值进行与输入基准值的比较
fpga
温度测控器
vhdl
模块设计
状态机
基于FPGA的差分信号阻抗匹配研究
所需E币:0
下载:2
大小:594.16KB
时间:2020.12.14
上传者:czdian2005
基于FPGA的差分信号阻抗匹配研究
基于
fpga
差分信号
阻抗匹配
研究
ahci spec
所需E币:2
下载:2
大小:1.63MB
时间:2024.11.21
上传者:zhmchen_972052182
AHCIspecification
ahci
spec
An ASIC Low Power Primer
所需E币:1
下载:2
大小:4.05MB
时间:2023.04.23
上传者:EPTmachine
RakeshChadha,J.Bhasker(auth.)-AnASICLowPowerPrimer_Analysis,TechniquesandSpecification-Springer-Verl
an
ASIC
Low
power
primer
与ONO反熔丝FPGA匹配的高压器件设计
所需E币:0
下载:2
大小:433.47KB
时间:2020.12.07
上传者:指的是在下
与ONO反熔丝FPGA匹配的高压器件设计
ONO
反熔丝
fpga
匹配
高压
器件
设计
基于ZYNQ的I2C通信的设计与验证
所需E币:3
下载:2
大小:1.85MB
时间:2019.06.03
上传者:royalark_912907664
为了实现芯片与外围设备间的通信,引入飞利浦公司开发的I2C(集成电路总线)通信总线,阐述了其工作机制和读写操作的流程,并提出一种基于FPGA(现场可编程门阵列)的I2C通信设计方案,以实现芯片与EEP
I2C
fpga
verilog
Zynq
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