FPGA和CPLD-可编程逻辑器件-第315页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

huotingtu_505472073 2010-11-5 01:08: 【转】VHDL设计举例：直流电机控制器; LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_arith.all; ENTITY dccount IS port ( ...; 1262 2 0 2

huotingtu_505472073 2010-11-5 01:08: 【转】VHDL设计举例：一个游戏程序; -- Copyright (c) 1993,1994 by Exemplar Logic, Inc. All Rights Reserved. -- -- This source file may be used and distributed without restrict ...; 918 2 0 2

huotingtu_505472073 2010-11-5 01:07: 【转】VHDL设计举例：步进电机控制器; LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS POR ...; 883 3 0 3

forrest 2010-11-4 20:59: CPU+FPGA渐成嵌入式设计主流，Altera“黑天鹅”计划日渐清晰; 关键字: CPU+FPGA Altera 加速器实现方案嵌入式据称在发现澳大利亚的黑天鹅之前，欧洲人一直认为天鹅都是白色的。而N ...; 1757 5 0 5

huotingtu_505472073 2010-11-3 23:37: 【转】VHDL设计举例：伪随机数产生器; ----------------------------------------------------------------------------- -- -- The following information has been generated by Exe ...; 3565 3 0 3

huotingtu_505472073 2010-11-3 23:36: 【转】HDL编码风格与编码指南; 作者：徐欣博士孙广富博士原文出自e元素科技网站 Rev. 0.1 June 30，2002 第一部分：说明 1.准则的重要程度分三个层次：好的经验 -- 表明这条规 ...; 923 2 0 2

huotingtu_505472073 2010-11-3 23:35: 【转】Synopsys 软件介绍; VCS　　 VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能 ...; 1646 2 0 2

huotingtu_505472073 2010-11-3 23:16: 【转】mealy＆moore状态机典型程序; Verilog // Example of a 5-state Mealy FSM module mealy (data_in, data_out, reset, clock); output data_out; input data_in; input reset, cl ...; 1159 4 0 4

huotingtu_505472073 2010-11-3 22:59: 【转】FPGA按键防抖; 如果你连接了一个机械键盘到FPGA，那么你可能会碰到一些问题。这里我们按下键盘10次，希望LED显示00000010，但最后的结果如下... 按键防抖项目这个 ...; 2723 2 0 2

huotingtu_505472073 2010-11-3 22:48: 【转】基于FPGA/CPLD设计与实现UART(VHDL); 1 引言由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级 ...; 1088 3 0 3

huotingtu_505472073 2010-11-3 22:39: 【转一个好用的Verilog串口UART程序】; 出自 http://www.asic-world.com/ ，测试过了很好用。 ========================================================================== //--------------------- ...; 2139 4 0 4

用户36690 2010-11-3 13:46: 关于Altera EPLD/FPGA并口下载电缆; 在Altera EPLD/FPGA 编程工具MAX+PlusII和QuartusII中，用到的并口下载电缆有三个版本： 1、ByteBlaster，第一代并口下载电缆，仅支持5V电源的EPLD/FPGA，只能用 ...; 2519 12 2 14

用户1132151 2010-11-2 20:54: VHDL测试平台设计_4位计数器; VHDL测试平台设计_4位计数器 VHDL设计实体，它是一个带低有效复位的4位计数器： library ieee; use ieee.std_logic_1164.all; use ieee.std ...; 2711 5 1 6

huotingtu_505472073 2010-11-2 18:50: 【转】Cyclone II的DDR SDRAM接口实现; 在不增加电路板复杂度的情况下要想增强系统性能，改善数据位宽是一个有效的手段。通常来说，可以把系统频率扩大一倍或者把数据I/O管脚增加一倍来实现双倍的数据 ...; 1106 4 0 4

huotingtu_505472073 2010-11-2 18:45: 【转】FPGA DCM时钟管理单元的理解; 看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时间管理单元。 ----------------------------------------------------- DCM概述 DC ...; 1064 3 0 3

1 ... 311 312 313 314315316 317 318 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条