FPGA和CPLD-可编程逻辑器件-第317页-面包板社区

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huotingtu_505472073 2010-11-5 01:15: 【转】VHDL 计数器源程序; 十五计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fiveteencout IS PORT(clk,reset,enable : IN std_logi ...; 1136 2 0 2

huotingtu_505472073 2010-11-5 01:14: 【转】VHDL 编程的一些心得体会; VHDL 是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。与另外一门硬件描述语 ...; 1164 3 0 3

huotingtu_505472073 2010-11-5 01:13: 【转】VHDL上机手册(基于Xilinx ISE & ModelSim); 1 ISE 软件的运行及ModelSim 的配置 2 创建一个新工程 3 创建一个VHDL源文件框架 4 利用计数器模板向导生成设计 *5 仿真 6 ...; 1500 1 0 1

huotingtu_505472073 2010-11-5 01:12: 【转】高速异步FIFO的实现; 摘要:采用一种新颖的异步FIFO 设计方案,解决FPGA 多时钟系统中不同时钟域传输数据的问题。该FIFO 实现方案比传统方式简单,工作速度频率高,如设计采用了Verilog ...; 994 5 0 5

huotingtu_505472073 2010-11-5 01:12: 【转】基于FPGA 的高阶全数字锁相环的设计与实现; 摘要：提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、控制灵活、跟踪精度高 ...; 1079 1 0 1

huotingtu_505472073 2010-11-5 01:11: 【转】基于VHDL 的全数字锁相环的设计; 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结 ...; 1211 3 0 3

huotingtu_505472073 2010-11-5 01:10: 【转】VHDL实现多路彩灯控制器; 本文介绍应用美国ALTERA公司的MAX+Plus II平台，使用VHDL硬件描述语言实现的多路彩灯控制器。一、多路彩灯控制器设计原理设计一个彩灯控制程序器。 ...; 1849 3 0 3

huotingtu_505472073 2010-11-5 01:09: 【转】用VHDL语言设计延时电路; 用VHDL语言设计延时电路时一般用计数器或计数器的级联来实现。下面以一个实例来说明如何实现任意时间量的延时。在5 MHz时钟CLK控制下对同步信 ...; 2554 3 0 3

huotingtu_505472073 2010-11-5 01:08: 【转】VHDL设计举例：直流电机控制器; LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_arith.all; ENTITY dccount IS port ( ...; 1329 2 0 2

huotingtu_505472073 2010-11-5 01:08: 【转】VHDL设计举例：一个游戏程序; -- Copyright (c) 1993,1994 by Exemplar Logic, Inc. All Rights Reserved. -- -- This source file may be used and distributed without restrict ...; 995 2 0 2

huotingtu_505472073 2010-11-5 01:07: 【转】VHDL设计举例：步进电机控制器; LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS POR ...; 956 3 0 3

forrest 2010-11-4 20:59: CPU+FPGA渐成嵌入式设计主流，Altera“黑天鹅”计划日渐清晰; 关键字: CPU+FPGA Altera 加速器实现方案嵌入式据称在发现澳大利亚的黑天鹅之前，欧洲人一直认为天鹅都是白色的。而N ...; 1835 6 0 6

huotingtu_505472073 2010-11-3 23:37: 【转】VHDL设计举例：伪随机数产生器; ----------------------------------------------------------------------------- -- -- The following information has been generated by Exe ...; 3647 3 0 3

huotingtu_505472073 2010-11-3 23:36: 【转】HDL编码风格与编码指南; 作者：徐欣博士孙广富博士原文出自e元素科技网站 Rev. 0.1 June 30，2002 第一部分：说明 1.准则的重要程度分三个层次：好的经验 -- 表明这条规 ...; 972 2 0 2

huotingtu_505472073 2010-11-3 23:35: 【转】Synopsys 软件介绍; VCS　　 VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能 ...; 1738 2 0 2

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