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songmin2_301502101
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songmin2_301502101
2012-6-30 22:30
Altera和Xilinx FPGA的从串配置模式比较
【摘要】本文对两大主流FPGA厂商的从串配置模式(Altera:Passive Serial Mode;Xilinx:Slave Serial Mode)进行了描述,并指出了主要的不同之处。 ...
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一种简单快速验证FIR滤波器功能的方法
【摘要】用FPGA实现FIR滤波器时,一般都会在仿真阶段验证其功能是否与算法仿真一致。本文介绍了一种仿真时简单快速验证FIR功能的方法。 ...
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songmin2_301502101
2011-8-8 09:33
PCB checklist补充
封装: 1. 带散热焊盘的封装,散热焊盘是否连接到了正确的网络(一般是接地,也有接电源或NC的情况)
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songmin2_301502101
2011-7-14 17:49
ModelSim中自动创建TestBench的方法
1. 创建工程,将需要仿真的模块加入工程,编译 2. File - Open,使用ModelSim自带的文本编辑器打开被仿真模块 3. Source - Show Language Templates 4. ...
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songmin2_301502101
2011-2-1 17:15
Specify tsu path to be reported by QuartusII
Q: I want to observe one tsu path, with specifed clock, input pin and destination register, but there are so much "tsu" reported by Quartus II timi ...
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2011-2-1 17:09
Verify fast I/O register assignments in QuartusII
Q: How to check if my fast I/O register assignments valid or not with QuartusII? As we know, If a register has not directly connection to I/O, t ...
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songmin2_301502101
2011-2-1 16:48
Signals on port captured by SignalTapII inverted
Q: I added a output pin as a node to SignalTap II, and fount that signal on this pin captured by SignalTapII is an inverted one of actual signal. ...
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songmin2_301502101
2011-2-1 16:43
The Rup and Rdn resistors of StratixII
Q: In application note an384, it is said that the RUP and RDN resistors are reference resistors used by the calibration circuitry to control the v ...
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songmin2_301502101
2011-1-30 17:02
理解QuartusII中的时序参数“Pin to IO register delay”
QuartusII的时序分析工具得到的管脚到IO寄存器的延时,有时会与手册给出的不一致,主要原因是手册给出的延时参数不包括IO cell内可编程延时单元的延时值。详见 ...
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songmin2_301502101
2011-1-29 22:36
传统CPLD和查找表架构CPLD的布线资源对比
Q: As we know, MAX is based on the traditional CPLD architecture with a global routing pool, while MAXII's routing resources are more like ones i ...
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001-1 calibrating scopes 001 关于示波器的带宽-Frankie 002 采样率和存储深度-Rick 003 DSO中的内插技术-Peter 004-1 触发(上)-Frankie 004-2 触发 ...
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songmin2_301502101
2010-2-7 13:05
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