原创 AVNET MicroZed开发板(基于ZYNQ-7000)调试笔记(3)-配置IP

    上一篇我们建立了一个空的工程，Xilinx通过IP把子系统集成到工程中，并且使用block design的方式。

     打开上次建立的工程，在左边IP Integrator中下面点击Create Block Design。

      

    输入模块名称，点击OK。

    这时Diagram界面是空的，需要添加IP，点击Diagram界面上方的Add IP。

    在弹出的对话框中搜索ZYNQ，选择ZYNQ7 Processing System。

    这样，ARM核就以IP的形式加入到Block Design中了。下面需要对该IP进行配置，由于MicroZed是第三方的开发板，vivado暂时不支持第三方开发板配置信息的自动载入，需要设计人员手动设置。MicroZed开发板提供了TCL脚本来导入PS的部分信息。该脚本可以在www.zedboard.org下载，本文附件中也提供了该脚本文件的下载，文件名为MicroZed_PS_properties_v01.zip，将该文件解压到某个路径，例如F:\FPGA_project\xilinx\ZYNQ_TEST。

    在vivado中点击下方的控制台（TCL console），输入source【空格】+TCL文件的绝对路径，敲击回车。注意Windows路径用的是反斜杠'\'，而这里用的是斜杠'/'。

    PS的信息配置完成之后可以双击下图红框中ZYNQ模块的图标来浏览配置结果。

     弹出的概览信息如下图所示。在这里，我们可以修改PS配置的参数，绿色显示的模块是可配置的，灰色不可配。

    如下图所示，双击I/O Peripherals模块，显示具体接口信息，可手动修改和检查该配置。

     修改或检查完成后，点击OK回到Block Design界面，可看到Diagram页面上方出现可点击的Run Block Automation项。点击Run Block Automation，选择/processing_system7_0之后，ZYNQ IP连接了一些IO，其中DDR和FIXED_IO是直接连接FPGA外部管脚的，其余做内部连接。

    点击Diagram页面左边的Validate Design，可以验证我们的设计，没有问题的话会弹出对话框显示验证成功。

 

    接下来切换到Source选项卡中，右键点击system_test.bd，选择Generate Output Products，来产生PS模块的输出文件。

    在下面的对话框中点击Generate，生成综合、布局布线和仿真的相关文件。

    接下来生成HDL打包文件，右键点击Source选项卡中的system_test.bd，选择Create HDL Wrapper。其功能是产生一个verilog文件，例化了PS模块，并包含接口定义。

    生成的verilog文件名为system_test_wrapper.v。

    

    接下来就可以生成bit文件了，点击Flow Navigator下方的Generate Bitstream。生成的bit文件在工程目录zynq_test.runs\impl_1下，文件名system_test_wrapper.bit。

    下篇介绍如何在SDK中配置硬件环境。