FPGA和CPLD-可编程逻辑器件-第310页-面包板社区

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用户1455717 2010-11-18 21:00: 《深入浅出玩FPGA》有感【转】; 【转载自智能车制作网站 http://www.znczz.com/thread-13921-1-1.html】看了特权同学的这本书，感悟颇多，最终使我重新确立了目标。只是思路有 ...; 1163 4 0 4

huotingtu_505472073 2010-11-18 20:28: 【转】对FPGA进行系统设计的Xilinx软件使用方法; Situation: 在对FPGA设计进行最初步的系统规划的时候，需要进行模块划分，模块接口定义等工作。通常，我们只能在纸上进行设计。虽然在纸上我们可以很随意地书写 ...; 1245 7 0 7

huotingtu_505472073 2010-11-18 20:18: 【转】CPLD驱动数码显示电路; 1.1 显示原理：八段数码显示管如图1.1 所示，八段数码管每一段为一发光二极管，共有a～g 以及小数点dp 八个发光二极管。将八段数码管中的每个二极管的阴 ...; 1107 5 0 5

用户1599962 2010-11-18 20:14: 串口发送成功; 今天走出了FPGA学习过程的第二步，用状态机做了一个串口发送的程序，霍霍，虽然有点sb，但是还是可以运行的，能够在电脑上接收到正确的数据明天再来做接收的 ...; 1389 10 0 10

用户1324799 2010-11-18 16:23: FPGA驱动群创数字屏液晶AT070TN92显示verilog代码-demo; 时钟用的是33.333Mhz， 50M锁相环倍频分频得到，大概每隔1秒显示横条，竖条，方块，青色，蓝色，绿色，红色等；代码经过本人几天调试终于完成，这个驱动板 ...; 8196 11 3 14

特权ilove314 2010-11-18 14:50: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part7; 3451 6 4 10

用户620417 2010-11-18 14:06: 16个28Gbps和72个13.1Gbps串行收发器，这是FPGA不？; 这的确是FPGA，赛灵思日前在全球首演内置了28Gbps收发器的Virtex-7 HT系列，该系列支持下一代100-400Gbps通信系统应用，适用于行业最高带宽线路卡的全新FPGA， ...; 4401 4 0 4

huotingtu_505472073 2010-11-17 20:47: 【转】PLD的PROTEUS电路仿真; 1 PROTEUS软件简介 PROTEUS 是来自英国公司的工具软件，在全球广泛使用。和其它工具相比，这款软件的最大特点就在于它能够模拟单片机。可以直接在 ...; 2022 7 0 7

用户1583963 2010-11-16 22:44: 基础知识：对华为面题建立保持时间的小议; 建立时间和保持时间和亚稳态之类一直都是概念类题的经典！华为这道题就问的更加隐晦，因为仅仅知道二者的概念是答不出的！好，下面讨论下这道题！题目：时钟周 ...; 1838 7 0 7

用户1583963 2010-11-16 22:37: 基础知识：FPGA中竞争冒险问题的研究; 什么是竞争冒险？请看：组合逻辑电路中竞争冒险的分析 1 引言现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内 ...; 2362 5 0 5

用户1583963 2010-11-16 22:35: 基础知识：verilog中task和function的区别; 1、任务可以调用任务，也可以调用函数；而函数只能调用函数，不能调用任务。 2、函数的仿真函数只能与主模块共用一个仿真时间单位；而任务可以定义自 ...; 2874 6 0 6

用户1583963 2010-11-16 22:34: 基础知识：FPGA设计步骤; FPGA开发流程和IC的开发流程相似，主要分为以下几个部分： 1）设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来； ...; 1720 9 0 9

特权ilove314 2010-11-16 16:55: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part6; IO接口约束之output delay约束学习完相关的理论知识，下面就要结合工程进行计算。我们所使用的SDR SDRAM是三星的K4S641632，它在芯片 ...; 4366 9 8 17

特权ilove314 2010-11-16 16:51: DEV_CLRn复位; DEV_CLRn复位关于DEV_CLRn管脚，在Altera的Knowledge Database中有如下描述： Problem Do I need to connect all reset ports ...; 7067 8 2 10

用户1500115 2010-11-16 15:41: 【转载】PLL模块使用中的一些错误; 来源： http://hi.baidu.com/hclbupt/blog/item/de3901b55fae6f7a8bd4b2f6.html 最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明 ...; 2400 4 0 4

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