FPGA和CPLD-可编程逻辑器件-第310页-面包板社区

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特权ilove314 2010-11-16 16:55: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part6; IO接口约束之output delay约束学习完相关的理论知识，下面就要结合工程进行计算。我们所使用的SDR SDRAM是三星的K4S641632，它在芯片 ...; 4347 8 8 16

特权ilove314 2010-11-16 16:51: DEV_CLRn复位; DEV_CLRn复位关于DEV_CLRn管脚，在Altera的Knowledge Database中有如下描述： Problem Do I need to connect all reset ports ...; 6995 6 2 8

用户1500115 2010-11-16 15:41: 【转载】PLL模块使用中的一些错误; 来源： http://hi.baidu.com/hclbupt/blog/item/de3901b55fae6f7a8bd4b2f6.html 最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明 ...; 2372 4 0 4

用户1500115 2010-11-16 15:39: 【转载】ise中常见ERROR和WARNING及其解决办法; 来源： http://hi.baidu.com/dezochen/blog/item/6c07ef8282b902a80cf4d229.html 1."WARNING:Route:455 - CLK Net:trn_clk_OBUF may have exc ...; 4224 3 0 3

用户1500115 2010-11-16 15:38: 【转载】运放和比较器的区别; user1/4711/archives/2010/71783.html ⑴：放大器与比较器的主要区别是闭环特性! 放大器(如4558和5532）大都工作在闭环状态,所以要求闭环后不能自激. ...; 1650 2 0 2

用户1500115 2010-11-16 15:37: 【转载】verilog中对inout信号的处理; 来源： http://blog.sina.com.cn/s/blog_530252a20100iqar.html 1、inout端口不能被赋值为reg型，因此，不能用于always语句中。 2、if等条件语句只能 ...; 2117 2 0 2

用户1500115 2010-11-16 15:35: 【转】FPGA学习的一些误区; 来源： user1/6983/archives/2010/76615.html # 我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但 ...; 1182 5 0 5

用户1599962 2010-11-16 15:26: 学习Moore状态机; 学了很久终于把VHDL的语法过了一遍了，开始学习状态机 Moore状态机：在时钟cp的跳沿来到的时候，根据当前状态currentstate 和输入状态din，来确定输出dout状 ...; 2109 10 0 10

用户1538414 2010-11-16 11:10: FPGA连不上仿真器; 最近弄了一块AGC的板子，上面用的是Altera的 Cyclone III ，发现下程序时会报如下错误： Error : CONF_DONE pin failed to go high in device 1 ...; 1916 0 0 0

用户1278632 2010-11-15 21:01: EDK下如何自定义IP; 摘要 EDK内嵌CPU，如果需要CPU访问自定义外设，有两种方式，一是通过IO，二是通过总线。IO访问比较简单，它可以通过软件模似出各种时序的总线，但模似毕竟是 ...; 6776 11 1 12

zhangshaobing517_935512703 2010-11-15 13:29: VS2008 BEGIN; Visual Studio 2008环境与VC6.0的环境存在着比较大的区别，下面就一些小小的区别在这里做一些探讨，欢迎指教！ 1、如果是调试控制台程序，很多时候点击“启动 ...; 3128 15 0 15

用户180508 2010-11-15 08:30: Nios II 错误“error parsing project stf file”; 新建Nios II 工程时候出现错误，弹出对话框error parsing project stf file。问题出在SOPC文件( 以.ptf为后缀的文件）路径包括中文或者空格。去掉就解决 ...; 3504 4 0 4

用户211539 2010-11-14 22:58: FPGA中跨时钟域的信号处理--异步FIFO方式; 异步 FIFO 方式的原理： FIFO 两侧会有相对独立的两套控制总线。若写入请求 wrreq 在写入时钟 wrclk 的上升沿处于有效状态，那么 FIFO 将在该时钟沿将锁存写 ...; 3704 12 0 12

用户211539 2010-11-14 22:56: FPGA中跨时钟域的信号处理--握手协议方式; “一种解决总线同步问题的方法是使用一个保持寄存器和握手信号”，这也就是“先异步暂存，后同步写入”的方法下面介绍握手方式进行异步时钟域的通信。 ...; 8121 15 3 18

用户211539 2010-11-14 22:51: FPGA中跨时钟域的信号处理--跨时钟域的相关概念; 转行做通信算法，很多东西要学习，没时间更新日志，以后我会把我项目中的一些问题和经验总结展示给大家，包括FPGA在无线通信中应用，当然，我在这方 ...; 5316 14 0 14

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