FPGA和CPLD-可编程逻辑器件-第325页-面包板社区

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用户1583963 2010-10-2 11:41: 基础知识：CPLD和FPGA区别和联系; FPGA与CPLD的区别 FPGA (Field Programmable Gate Arry)是指现场可编程门阵列，多为SRAM 工艺,基于查找表（Look Up Table）结构，要外挂配置用的EPROM ...; 2631 8 0 8

用户1583963 2010-10-2 11:41: 基础知识：FPGA基本组成; PAL/GAL: PAL——Progammable Array Logic 可编程阵列逻辑 GAL——Generic Array Logic 通用可编程阵列逻辑 CPLD： Complex Progammable Logic Device ...; 4640 7 0 7

用户1583963 2010-10-2 11:40: 基础知识：verilog 不可综合语句; （1）所有综合工具都支持的结构： always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand ...; 6270 8 1 9

用户1583963 2010-10-2 11:39: 基础知识：封装类型缩写含义; 封装类型 SIP ：Single-In-Line Package DIP ：Dual In-line Package 双列直插式封装 CDIP：Ceramic Dual-In-line Package 陶瓷双列直插式封装 PDIP：Plas ...; 3466 5 0 5

用户157656 2010-10-2 08:54: TestBench 之基础篇; 一验证和仿真概念验证是指：在将设计付诸于硬件之前所做的一切确保设计正确的手段保设计正确的手段。在传统 ASIC设计领域领域，验证是最费时耗力 ...; 1778 8 0 8

用户387275 2010-10-1 22:36: CPLD芯片解密时是否破坏母片？; 目前 CPLD解密有两种做法，一种是一软件为主，称为非侵入型攻击，要借助一些软件，如类似编程器的自制设备，这种方法不破坏母片（解密后芯片处于不加密状态） ...; 948 1 0 1

用户1583963 2010-10-1 13:51: 基础知识：RAM的分类; 内存（RAM，随机存储器）可分为静态随机存储器SRAM和动态随机存储器DRAM两种，我们经常说的电脑内存条指的是DRAM，而SRAM接触的相对要少（像大部分的FPGA就是基 ...; 3528 9 0 9

FPGADeveloper 2010-10-1 10:49: FPGA管脚解释; 用户I/O：不用解释了。配置管脚： MSEL 用于选择配置模式，比如AS、PS等。 DATA0 FPGA 串行数据输入，连接到配置器件的 ...; 3702 4 0 4

FPGADeveloper 2010-10-1 10:48: verilog 不可综合语句总结汇总; （1）所有综合工具都支持的结构： always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，na ...; 1659 5 0 5

FPGADeveloper 2010-10-1 10:43: UART！--原创; 经过自己的努力 UART 测试完毕！ `timescale 1ns/1ns module UART_RX(clk,rst,RXD,data_out,TXD_busy,ERROR); i ...; 1786 4 0 2

用户1407410 2010-10-1 06:00: LPM; 说到 LPM （Library of Parameterized Modules），就一定要谈谈EDIF（Electronic Design Interchange Format）。EDIF文件是EDA厂商之间和EDA厂商与IC厂商之 ...; 2510 6 0 6

用户1407410 2010-10-1 05:59: modelsim force 命令; force命令在modelsim常用来信号赋值，较为常用，故此备份 force din 16#40900000 0 --从当前时刻起，给din赋值 force bus 16#F @100ns --在100ns时 ...; 7562 7 0 7

用户1407410 2010-10-1 05:59: 通过文本IO向FPGA提供数据; FPGA系统的顶层entity，通常包括数据输入din和输出dout. 初始数据从memory经din传输到系统，经FPGA处理后，经dout输出至memory. 本文介绍了怎么利用文本代替内 ...; 2700 4 0 4

用户1407410 2010-10-1 05:58: 【转】FPGA设计中的时序收敛问题与物理综合技术; 集成电路设计中的时序收敛一般指前后端设计时序一致。即前端给出的网表能运行在多少频率，后端完成布局后电路也能运行到该频率。主要原因是前端综合或时序分 ...; 3194 5 0 5

用户495359 2010-9-30 13:57: FIFO学习（转）; 1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单， ...; 2350 4 0 4

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