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用户1407410
2010-10-1 05:59
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通过文本IO向FPGA提供数据
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FPGA系统的顶层entity，通常包括数据输入din和输出dout. 初始数据从memory经din传输到系统，经FPGA处理后，经dout输出至memory. 本文介绍了怎么利用文本代替内 ...
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用户1407410
2010-10-1 05:58
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【转】FPGA设计中的时序收敛问题与物理综合技术
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集成电路设计中的时序收敛一般指前后端设计时序一致。即前端给出的网表能运行在多少频率，后端完成布局后电路也能运行到该频率。主要原因是前端综合或时序分 ...
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用户495359
2010-9-30 13:57
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FIFO学习（转）
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1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单， ...
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用户578313
2010-9-30 07:35
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sdram文章精华
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（ 作者： 刘洪涛， 华清远见嵌入式学院 讲师。 ） SDRAM的工作原理、控制时序、及相关控制器的配置方法一直是嵌入式系统学习、开发过程中的一个难点 ...
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用户578313
2010-9-29 23:59
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做FPGA以来的第一个个项目
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算算时间，学FPGA已经有三个月了，对FPGA的设计有了基本的了解，但下一步的工作不知道该怎么做。加上学校的电子设计大赛培训，看别人都在搞单片机 ...
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forrest
2010-9-29 22:56
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有关FPGA设计的20个小贴士
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1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。 2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和 ...
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用户940680
2010-9-28 17:20
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基于Verilog简易UART的FPGA/CPLD实现
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测试平台：MACHXO640 可编程语言：Verilog 随机测试：是 波特率：9600 误码率：1%oooooo 目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器 ...
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用户1132151
2010-9-28 16:09
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VHDL编码方式对综合质量的影响
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VHDL语言支持全部的仿真功能，但并不是全部可综合的。VHDL程序的许多硬件描述和仿真结构没有对应的数字电路来实现，还有些描述在理论上可以映射为对应的数字电 ...
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用户1027597
2010-9-27 09:37
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新书上市-赠书热抢:-SystemVerilog与功能验证
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赠书热抢计划 http://www.edaunion.com/bbs/viewthread.php? TI d=1126page=1extra=page%3D1 为了让更多读者了解SystemVerilog在验证方面的 ...
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特权ilove314
2010-9-27 09:23
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特权和你一起学NIOS2 第二章
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第二章 开发流程 上一章聊完了SOPC，侃完了NIOS2，可能读者就要问了，又是SOPC又是NIOS2的，说白了不就是一个硬件一个软件吗。是不是该给 ...
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用户1501504
2010-9-26 23:26
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基于EPM240的电子表终于完成了
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终于把电子表基本做成功了，24小时计时显示、闹钟设定、蜂鸣、关闭等功能在一片240上都实现了 ，不过功能上还有一点缺憾，现在闹钟在响铃时一旦被按下，还需按 ...
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用户578313
2010-9-26 16:51
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moddelsim仿真学习笔记
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对于Altera的设计有三个阶段的仿真。 一 ：纯粹的功能仿真； 二 ：综合后的功能仿真； 三 ：布局布线后的功能仿真。 一 ：进行功能仿真需要的输入文 ...
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ash_riple_768180695
2010-9-26 16:02
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半导体工艺文章汇总
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Architecture Mon May 31 2010 02:18:51 GMT-0700 (Pacific Daylight Time) Design challenges in DRL Tue Mar 02 2010 13:31:52 GMT+0800 (China Stand ...
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用户245173
2010-9-25 13:59
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时序图的认识
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1.处理器68000对存储器存取需要至少八个状态，从STATE0到STATE7 微处理器需要一个时钟，提供同步脉冲来控制其内部运作 储存器的访问开始于状态S0和状态S ...
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用户325605
2010-9-25 10:28
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减速机主要部位原因
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减速机主要部位原因 新闻来源：http://www.shfumai.com 减速机 主要部位原因，由于个别减速机的观察孔采用的是塑料 ...
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