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2010-9-28 16:09
VHDL编码方式对综合质量的影响
VHDL语言支持全部的仿真功能,但并不是全部可综合的。VHDL程序的许多硬件描述和仿真结构没有对应的数字电路来实现,还有些描述在理论上可以映射为对应的数字电 ...
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2010-9-27 09:37
新书上市-赠书热抢:-SystemVerilog与功能验证
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特权和你一起学NIOS2 第二章
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2010-9-26 23:26
基于EPM240的电子表终于完成了
终于把电子表基本做成功了,24小时计时显示、闹钟设定、蜂鸣、关闭等功能在一片240上都实现了 ,不过功能上还有一点缺憾,现在闹钟在响铃时一旦被按下,还需按 ...
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2010-9-26 16:51
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对于Altera的设计有三个阶段的仿真。 一 :纯粹的功能仿真; 二 :综合后的功能仿真; 三 :布局布线后的功能仿真。 一 :进行功能仿真需要的输入文 ...
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2010-9-26 16:02
半导体工艺文章汇总
Architecture Mon May 31 2010 02:18:51 GMT-0700 (Pacific Daylight Time) Design challenges in DRL Tue Mar 02 2010 13:31:52 GMT+0800 (China Stand ...
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1.处理器68000对存储器存取需要至少八个状态,从STATE0到STATE7 微处理器需要一个时钟,提供同步脉冲来控制其内部运作 储存器的访问开始于状态S0和状态S ...
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减速机主要部位原因
减速机主要部位原因 新闻来源:http://www.shfumai.com 减速机 主要部位原因,由于个别减速机的观察孔采用的是塑料 ...
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特权和你一起学NIOS2 第一章
第一章 海阔天空聊概念 虽然这个教程的大标题美名其曰“特权和你一起学NIOS2”,但是更确切的说应该称之为“特权和你一起学SOPC”。之所 ...
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2010-9-24 15:14
【转】如何学习FPGA Verilog 学Quartus II+Verilog三步走
**************************************************************** 入门篇: (秋干勿燥,冬去春来) ****************************************************** ...
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2010-9-24 12:24
FPGA 边沿检测模块
最近在弄了个模块,先贴上 module JCY(clk,din,rst_n,falling,raising,double); input clk; input rst_n; input din; output falling;//下降沿 output r ...
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2010-9-21 21:07
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写了第一个简单的BFM模块,时钟和复位。将覆盖原来的BFM文件夹,将两个do文件放在test目录下,打开modelsim执行*sim.do。 ...
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2010-9-19 20:12
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特权ilove314
2010-9-19 11:02
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特权和你一起学NIOS2 卷首语 特权同学在《深入浅出玩转FPGA》之后,并不像前几位博文丛书的作者就此销声匿迹了(前辈们看到此文别拍砖, ...
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