FPGA和CPLD-可编程逻辑器件-第328页-面包板社区

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用户220339 2010-9-11 22:36: 组合逻辑电路（一）; 典型的中规模集成组合逻辑电路如编码器，译码器，数据选择器，数据分配器，数值比较器，算术/逻辑运算单元。对于 ...; 2404 6 0 6

用户1324799 2010-9-11 10:34: ALTERA的假货识别方法; ALTERA的假货识别方法本人使用ALTERA的产品从1997年到现在有近8年了,从5V的EPM7000S/EPF10K10到今天的1.5V的Cyclone系列产品,积累了一些购买器件的经验,写出来与 ...; 3380 8 0 8

用户1083553 2010-9-10 14:56: Xilinx ISE学习笔记; 今天开始学习使用Xilinx ISE 12.1软件，原来用惯了Quartus，一开始用ISE还真是有点不太习惯，参照ISE-Indepth tutorial，照葫芦画瓢的走了一遍流程。在调用synpl ...; 1915 8 0 8

用户54562 2010-9-9 13:20: 32个最热CPLD-FPGA论坛(转)CPLD-FPGA论坛; 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category ...; 2573 9 0 9

用户385532 2010-9-9 09:31: CPLD 学习板开发板空板 EPM240K; 开发板简介：次开发板目前只出售空板。开发板资源介绍： 1、4*4键盘扫描矩阵。 2、1个独立按键。 3、1个时钟芯片DS1302。 ...; 2427 5 0 5

用户1359795 2010-9-8 11:27: 如何有效利用FPGA中的触发器; 本文是《我不是只懂verilog语法》系列文章的第一篇，今后我会根据我的开发经历，介绍一些FPGA优化设计的经验。作者水平有限，难免有考虑不周全的地方 ...; 4326 6 5 11

用户1359795 2010-9-7 17:27: C6能比C8快多少（Altera的FPGA速度等级）; 很小白地说，Altera的同一型号FPGA一般会提供若干个速度等级供选用（如cyclone 2系列器件提供3个速度等级），在FPGA芯片的名字中就有体现。就 ...; 8983 6 2 8

用户211539 2010-9-7 11:06: FPGA时序约束--虚拟时钟; 虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅仅作为一个外部器件的时钟源，并且外部器件 ...; 8385 12 0 12

用户234619 2010-9-4 16:18: DCM之引狼入室终成狗; 如果以Xilinx器件为载体学习FPGA，那么DCM的学习和使用无疑是一项基本技能。Xilinx大学计划书籍和有些学习板的教程都提供了室外版的DCM例程。该类例程通常是这 ...; 3320 8 1 9

用户294713 2010-9-4 15:50: FIR数字滤波器的FPGA实现研究; 嵌入式/Linux/ARM/DSP/FPGA......技术资源最新收集，海科资源 http://www.haike-source.com/ 　　如今，FPGA已成为数字信号处理系统的核心器件 ...; 1066 3 1 4

用户124183 2010-9-3 10:42: 4/8/16/32/64位乘法器的设计; 4/8/16/32/64位乘法器的设计，单个时钟周期运算出结果。思路如下： 4位乘法器 a,b输入，y输出。使用case语句，对于输入a，y输出是b输入的16种可能。单个周 ...; 5848 14 4 18

用户1583963 2010-9-2 16:58: 项目资料：（can现场总线）CAN总线位定时和同步的研究与设计; 控制器局域网CAN是一种用于连接汽车和工业场合中电子控制模块、传感器和执行器的串行、多主通信规范。由于CAN总线具有很强的纠错能力、支持差分收发、传输距离远 ...; 2875 6 1 7

用户124183 2010-9-2 15:32: 除法器的设计与仿真（Verilog&VHDL）; 最近在做算法，要用到除法。本来想使用除法器的IP核，但发现Xilinx的除法器IP核是流水线的，如果是批量的数做除法，自然是很快，也很方便。而我的算法中需要将 ...; 9465 14 8 16

fuxiao123_401762695 2010-9-2 10:56: 一个非常奇怪的问题---IP例化错误; 使用ISE12，Verilog编程，调用块RAM的IP核，其调用格式为 rrr instance_name ( .clka(clka), .addra(addra), .douta(douta) ); ...; 3209 6 0 6

用户375972 2010-9-1 14:01: 有幸拿到SmartFusion的评估板; 今天很高兴拿到Smartfusion的评估板，接下来的日子里，可以感受下传说中的混合类型嵌入式芯片了。; 1400 4 1 5

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