FPGA/CPLD
首页 FPGA/CPLD
用户211539 2010-9-7 11:06
FPGA时序约束--虚拟时钟
虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如,如果一个时钟不是设计中的时钟,而仅仅作为一个外部器件的时钟源,并且外部器件 ...
用户234619 2010-9-4 16:18
DCM之引狼入室终成狗
如果以Xilinx器件为载体学习FPGA,那么DCM的学习和使用无疑是一项基本技能。Xilinx大学计划书籍和有些学习板的教程都提供了室外版的DCM例程。该类例程通常是这 ...
用户294713 2010-9-4 15:50
FIR数字滤波器的FPGA实现研究
嵌入式/Linux/ARM/DSP/FPGA......技术资源最新收集,海科资源 http://www.haike-source.com/   如今,FPGA已成为数字信号处理系统的核心器件 ...
用户124183 2010-9-3 10:42
4/8/16/32/64位乘法器的设计
4/8/16/32/64位乘法器的设计,单个时钟周期运算出结果。思路如下: 4位乘法器 a,b输入,y输出。使用case语句,对于输入a,y输出是b输入的16种可能。单个周 ...
用户1583963 2010-9-2 16:58
项目资料:(can现场总线)CAN总线位定时和同步的研究与设计
控制器局域网CAN是一种用于连接汽车和工业场合中电子控制模块、传感器和执行器的串行、多主通信规范。由于CAN总线具有很强的纠错能力、支持差分收发、传输距离远 ...
用户124183 2010-9-2 15:32
除法器的设计与仿真(Verilog&VHDL)
最近在做算法,要用到除法。本来想使用除法器的IP核,但发现Xilinx的除法器IP核是流水线的,如果是批量的数做除法,自然是很快,也很方便。而我的算法中需要将 ...
fuxiao123_401762695 2010-9-2 10:56
一个非常奇怪的问题---IP例化错误
使用ISE12,Verilog编程,调用块RAM的IP核,其调用格式为 rrr instance_name (     .clka(clka),     .addra(addra),     .douta(douta)     ); ...
用户375972 2010-9-1 14:01
有幸拿到SmartFusion的评估板
        今天很高兴拿到Smartfusion的评估板,接下来的日子里,可以感受下传说中的混合类型嵌入式芯片了。
用户1290419 2010-9-1 02:59
转 硬件面经
虽然最后决定离开这一行,但是自己其实还是很喜欢数字IC这个行当的。把自己的这两 个月的心得写出来,权作后来人的参考吧。板上大侠请随便吐槽:) 背景:T大 ...
用户1290419 2010-9-1 02:31
转 FIFO设计中的深度计算
http://www.asic-world.com/tidbits/index.html FIFO设计中的深度计算 写时钟频率 w_clk, 读时钟频率 r_clk, 写时钟周期里,每B个时钟周期会有A个数据写 ...
用户1178441 2010-8-31 11:00
FPGA关于PWM输出控制原码
 
用户1178441 2010-8-31 10:56
I2C实例
国外论坛I2C的实例,希望有用。
用户1178441 2010-8-31 10:55
FIFO应用实例
我从国外论坛整理的FIFO应用实例,希望对大家有帮组。
用户279252 2010-8-31 08:38
VHDL中的文件I/O
============================================================================== 摘自: http://home.eeworld.com.cn/my/space.php?uid=55225do=blogi ...
用户1017384 2010-8-30 14:31
MC8051 在Spartan-3A DSP Starter开发板上成功运行了
参考的 http://blog.ednchina.com/tengjingshu/219308/message.aspx 说明几点: 1.生成mc8051_ram和mc8051_rom的的端口名字需要修改两处,一处是mc8051_to ...
关闭 站长推荐上一条 /3 下一条