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用户1560945
2010-10-7 16:34
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--PS2解码(九)
声明:本文为原创作品,版权归akuei2及黑金动力社区( http://www.heijin.org )共同所有,如需转载,请注明出处 http://www.cnblogs.com/kingst/ 3.2 ...
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用户1560945
2010-10-7 16:33
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--VGA驱动(十)
声明:本文为原创作品,版权归akuei2及黑金动力社区(http://www.heijin.org)共同所有,如需转载,请注明出处http://www.cnblogs.com/kingst/ 实验九: ...
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用户1560945
2010-10-7 16:33
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--串口模块(十一)
声明:本文为原创作品,版权归akuei2及黑金动力社区(http://www.heijin.org)共同所有,如需转载,请注明出处http://www.cnblogs.com/kingst/ 3.4 实验十: ...
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用户1560945
2010-10-7 16:32
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模 仿顺序操作(十二)
声明:本文为原创作品,版权归akuei2及黑金动力社区( http://www.heijin.org )共同所有,如需转载,请注明出处 http://www.cnblogs.com/kingst/ 第 ...
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用户1560945
2010-10-7 16:32
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--液晶驱动(十三)上
声明:本文为原创作品,版权归akuei2及黑金动力社区( http://www.heijin.org )共同所有,如需转载,请注明出处 http://www.cnblogs.com/kingst/ 4 ...
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用户1560945
2010-10-7 16:31
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--命令式的仿顺序操作(十四)
声明:本文为原创作品,版权归akuei2及黑金动力社区( http://www.heijin.org )共同所有,如需转载,请注明出处 http://www.cnblogs.com/kingst/ ...
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用户1560945
2010-10-7 16:31
【黑金动力社区】【原创博文集锦】《Verilog HDL那些事儿》
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--我眼中的FPGA 和Verilog HDL(一) 【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础( ...
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用户1560945
2010-10-7 16:30
【黑金动力社区】【原创博文集锦】《液晶驱动与GUI 基础教程》
【连载】【黑金动力社区原创力作】《液晶驱动与GUI 基础教程》 --序言(一) 【连载】【黑金动力社区原创力作】《液晶驱动与GUI 基础教程》--第一章 从这里 ...
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用户1560945
2010-10-7 16:30
【黑金动力社区】【原创博文集锦】《BF531开发板教程》
【黑金动力社区】【BF531体验板教程】第一章 BF531 简介 【黑金动力社区】【BF531 体验板教程】 第二章 MS531介绍 【黑金动力社区】【531体验板教程】 ...
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用户1560945
2010-10-7 16:29
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--液晶驱动(十三)下
初始化模块 乍看 initial_module.v 既包含了 initial_control_module.v 和 spi_write_module.v。spi_write_module.v 前面已经说过了, 至于 initial_co ...
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用户1560945
2010-10-7 16:29
ALTERA在线FPGA/NIOS视频教程地址
Altera产品和资源入门指南 0.5小时 20100321 ------------------------------------------------------------------------------- https://mysupport.al ...
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2010-10-6 21:50
【转】Verify failed between address 0xxxx and 0xxxx
转帖出处: http://www.5ifpga.com/viewthread.php?tid=191 关于Nios II中Verify failed between address 0xxxx and 0xxxx错误的解决 Verify ing ...
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FPGADeveloper
2010-10-6 17:11
Verilog 序列检测器--010
module FSMproj(clk,rst,datain,dataout); input clk; input rst; input datain; output dataout; reg dataout; reg state; parameter idle=2'b00, ...
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2010-10-6 10:27
我的FPGA学习历程(转帖)
我的FPGA学习历程(转帖) 作者 嵌入式玩耍者 日期 2010-10-2 1:50:00 0 推荐 回想起自己学 FPGA ,已经有一段时间了,从开始的茫然,到 ...
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