FPGA和CPLD-可编程逻辑器件-第367页-面包板社区

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用户267791 2010-4-16 12:31: 交通管理器设计; 综合训练 - 交通管理器设计 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 题目：甲、乙道路交替通 ...; 1109 2 0 2

用户113770 2010-4-16 08:11: IT人应具备的职业素质(转); IT人应具备的职业素质作一个真正合格的程序员，或者说就是可以真正合格完成一些代码工作的程序员，应该具有的素质。　　 1：团队精神和协作能力　　这是程 ...; 2719 4 0 4

用户267791 2010-4-15 23:46: 8路彩灯控制器; 8 路彩灯控制器设计一个 8 路彩灯控制器，要求实现如下花样：（ 1 ）从左到右逐个亮，从右到左逐个灭；（ 2 ） ...; 2867 1 0 1

用户267791 2010-4-15 23:44: 分频、计数、译码; 使用Verilog语言文本输入方式设计【 FPGA 实验】 1：设计一个二分频器；文本文件: module half_clk(clk_in,clk_out); input clk_in; output clk_out; reg c ...; 1404 0 0 0

用户267791 2010-4-15 23:43: 20分频、序列检测; 20 分频器题目：做一个 20 分频器，输入 clk reset 输出 out 要求： clk 如果频率为 10M 的话， out 输出频率为 500k ， ...; 1326 0 0 0

用户268048 2010-4-15 17:32: 转载一篇FPGA学习历程以激励斗志; 转载： http://blog.ednchina.com/chactor/181287/message.aspx 回想起自己学 FPGA ，已经有一段时间了，从开始的茫然，到后来 ...; 1298 1 0 1

用户268048 2010-4-15 17:31: QuartusII 文件后缀; QuartusII 文件后缀 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / .v ------------------ verilog ...; 2718 1 0 1

用户606004 2010-4-14 22:19: MODELSIM自动退出; 最近要用到XILINX 的DDR IP核，是核生成器3.2版本的。首先将所有文件都加入MODELSIM工程中，属性中也加入到对应目录，库文件也编译好了，这样所有的文件都能 ...; 5873 7 0 7

用户259289 2010-4-14 09:44: 在低成本FPGA中实现动态相位调整; 在FPGA中，动态相位调整 ( DPA )主要是实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。ALTERA的高端FPGA，如STRATIX(r) 系列中自带 ...; 2578 1 0 1

用户259289 2010-4-13 22:36: Synopsys工具简介; DC Ultra Design Compiler的最高版本在Synopsys软件中完整的综合方案的核心是DC UltraTM，对所有设计而言它也是最好级别的综合平台。DC Ultra添加 ...; 2264 2 0 2

用户259289 2010-4-13 19:08: 赛灵思28nm FPGA即将面市; 据报道，外电引用分析师资讯指出，联电大客户赛灵思(Xilinx)3月可能宣布与台积电展开28纳米制程合作，台积电28纳米已确定取得富士通微电 ...; 990 1 0 1

用户259289 2010-4-13 19:07: Achronix--打造FPGA初创公司的"高速"梦; 作者: 邵乐峰美国FPGA初创公司Achronix近日宣布，全球速度最快的FPGA产品SPEEDSTER SPD60现已开始供货。该公司希望SPD60及其后续产品能 ...; 2076 2 0 2

用户1591911 2010-4-13 18:45: verilog HDL中wire和reg的区别; wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元 ...; 2251 3 0 3

用户1366067 2010-4-13 10:10: 理解Avalon总线的静态地址对齐与动态地址对齐; 尽管看了不少资料，但是一直对 Avalon slave 的动态地址对齐和静态地址对齐的理解不是很透彻。前两天自己做了一个SOPC的自定义组件，通过Deprecated这个选项的不 ...; 3347 9 2 11

用户1542249 2010-4-13 09:29: verilog 书写规范; 来源： http://bbs.ednchina.com/ShowTopic.aspx?id=75905 2.5.1 信号命名规则信号命名规则在团队开发中占据着重要地位，统一、有序的命名能大幅减少设 ...; 2842 8 0 8

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