FPGA和CPLD-可编程逻辑器件-第364页-面包板社区

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用户1623314 2010-4-23 16:13: NIOS II学习三~~UART1; #include stdio.h int main() { printf("Hello from Nios II!\n"); return 0; } 注意system library应该设置如下 stdout stdin应该设置为uart 打开串口 ...; 2510 7 0 7

gujunyi1_407560534 2010-4-23 16:12: FPGA与ASIC优势比较; ASIC 相对于 FPGA 的优势： (1) 功耗更低： ASIC 由于其门控时钟结构和异步电路设计方式，功耗非常低。这点对于一些简单设计并不明显， ...; 4090 5 1 6

用户1623314 2010-4-23 16:11: NIOS II学习一~~流水灯; #include "system.h" //加入系统硬件信息的宏文件，程序中LED_PIO_BASE就是从该文件中获取的 #include ...; 2502 7 2 9

gujunyi1_407560534 2010-4-23 16:11: FPGA与CPLD的区别; 项目 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / FPGA CPLD 备注结构工艺 ...; 3135 6 0 6

用户1623314 2010-4-23 16:11: NIOS II开发学习体会和方法; FPGA应用的热门，NIOS II系统的灵活性吸引了越来越多人来学习和使用，我们感到欢心鼓舞，论坛也越来越成为大家交流和学习的场所，要是大家能多提供自己的开发和 ...; 2090 6 0 6

用户606004 2010-4-22 22:42: generate语句的使用; 在XILINX DDR IP核看到generate的语句，觉得很有用，尤其是在参数化IP核时，简洁了测试程序的编写。将其中语句摘出如下： genvar i; ...; 2347 4 0 4

特权ilove314 2010-4-22 20:54: 项目日志7——板级调试; 项目日志 7 ——板级调试 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 前期工作可以说做 ...; 3940 6 3 9

用户1583963 2010-4-22 19:55: 高手经验：高手对于FPGA器件选型的研究; FPGA 器件选型研究 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 1 引言现场可编 ...; 1987 4 1 5

用户1583963 2010-4-22 19:55: 高手经验：我的FPGA学习历程（注意：是别人写的，不是我写的）; 回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受 ...; 2135 6 0 6

用户1583963 2010-4-22 19:48: 高手经验：一个新手的verilog学习经验; 我学 verilog 语言进行 FPGA 设计也就半年时间，很多的东西就是在 EDACN 上学到的，现在想说说自己对使用 verilog 进行 FPGA 设计的一些体会，我水 ...; 2533 6 0 6

用户1583963 2010-4-22 19:46: 高手经验：先从如何成为一个合格的设计者; 论坛中很多朋友是刚刚进入 EDA 设计领域的，自从进入这个论坛以来，很多朋友谈了自己的期望和困惑，下面我仅仅谈一些我个人的想法，希望对您有一点帮助。也 ...; 1984 5 0 5

gujunyi1_407560534 2010-4-22 10:50: 锁相环(PLL)和延迟锁定环(DLL)的区别; In electronics, a delay-locked loop (DLL) is a digital circuit similar to a phase-locked loop (PLL), with the main difference being the abs ...; 5562 11 0 11

gujunyi1_407560534 2010-4-22 10:50: 理解FPGA中的RAM、ROM和CAM; 目前大多数 FPGA 都有内嵌的块 RAM(Block RAM) ，可以将其灵活地配置成单端口 RAM(DPRAM ， Single Port RAM) 、双端口 RAM(DPRAM ， Double ...; 7414 12 0 12

用户54562 2010-4-21 18:49: 电子工程师笔试题目收集1; 一.Verilog如何消除毛刺？ 1.出现"毛刺"的原因　　当信号在FPGA器件内部通过连线和逻辑门时，一般都有一定的延时。延时的大小与连线的长短和门单元的数目 ...; 3015 7 0 7

用户1435818 2010-4-21 15:51: Testbench巧解！; =================================概念========================= testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励 ...; 2633 10 2 11

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