FPGA和CPLD-可编程逻辑器件-第360页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户257393 2010-5-18 13:39: 关于inout口的使用（转）; 见许多问这个问题的, 总结一下,希望能对大家有点用处,如果有不对的地方,欢迎指出. 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信 ...; 1914 3 0 3

用户257393 2010-5-18 13:39: 多时域设计中,如何处理信号跨时域：; 多时域设计中,如何处理信号跨时域：情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要 ...; 1980 4 0 4

用户1526653 2010-5-18 12:21: FPGA课堂实验二：数码管倒计时; //////////////////////////////////////////////////////////////////////////////// // Engineer : chick_kid // Create Date : 2009.05.12 // Design Na ...; 6182 6 0 6

用户1526653 2010-5-18 11:05: FPGA课堂实验一：流水灯; 最近我们学习显示驱动技术，第一次实验，流水灯。开始本来想用移位来实现的，后来在状态转移那个部分没有仿真出来，就直接用最简单的方法 ...; 4750 6 0 6

用户1323865 2010-5-18 08:46: NIOSII OSC，达成！; 熬了两个半夜，终于搞起了，原来是有根RD线跟哥子扯乱弹，也算是在这烦躁的天气与有些抑郁的工作中给了哥子一分安慰，同时也算对FPGA NIOSII的学习迈出了第 ...; 3206 6 0 6

用户243614 2010-5-17 23:45: Verilog频率计（低频）; 　　小弟最近弄了个频率计，主要测量工频50ＨＺ的。代码附在下边。　　下面的代码，功能实现了，通过了modelsim仿真，实际测试也成功。还是存在一些问题，不 ...; 2667 8 0 8

用户876594 2010-5-17 23:14: 顺利开博，新的开始; 今天终于开博了，在这里要感谢特权同学和我宿舍的同学，他们把我引入了CPLD/FPGA的大门，让我可以和大家分享自己学习的东西和自己的经验还有心情了，我有种莫名 ...; 1865 1 1 2

用户1651241 2010-5-17 22:51: FPGA相关比较好的博客文章; 1、《 SignalTapII新特性-Storage Qualification 》介绍SignalTapII的Storage Qualification功能，这个功能不能较少Memory的使用，而是在Memory ...; 3100 15 0 15

用户1609127 2010-5-17 17:05: Verilog学习笔记5- 综合练习-基于SF-EP1V2的SMG接口设计-1位SMG控制器; 1 位 SMG 控制器： ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 这一章是续第一章实验和第二章实验， ...; 1748 7 1 8

用户1609127 2010-5-17 16:52: Verilog学习笔记4- 综合练习-基于SF-EP1V2的SMG接口设计-SPI控制器; SPI 控制器： ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / SPI 控制模块是专门针对 SF-EP1V2 的显示 ...; 2513 7 1 8

用户1609127 2010-5-17 16:40: Verilog学习笔记6- 综合练习-基于SF-EP1V2的SMG接口设计-4位SMG控制器; 4 位 SMG 控制器： ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 续第 3 章“ 1 位 SMG 控制器”，从这 ...; 2976 10 1 11

13510179723_912348475 2010-5-16 22:29: 周立功的EasyFPGA060开发套件; 今天看到了ZLG最近推出的EasyFPGA的改进版本开发套件。最大的变化是将以前的并口改成了USB接口，相信这个改进说服了不少犹豫者，给广大无并 ...; 4912 5 4 9

fuxiao123_401762695 2010-5-16 19:01: 关于FPGA的学习; 依照我们这边培养学生的情况看，工具不是问题，开发语言的学习需要一定的时间与基础（比如有C语言基础的学Verilog就快一些），因为有个硬件的思想在里面 ...; 2262 4 2 6

用户1307136 2010-5-15 16:10: VHDL; 测试代码 LIBRARY ieee ; ?xml:namespace prefix = o / USE ieee . std_logic_1164 . all ; u ...; 2070 4 0 4

用户397305 2010-5-15 13:58: SDRAM的读/写时序与突发长度; SDRAM的读/写时序与突发长度数据输出（读）在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存 ...; 2370 3 0 3

1 ... 356 357 358 359360361 362 363 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条