FPGA和CPLD-可编程逻辑器件-第356页-面包板社区

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用户1278632 2010-5-25 20:50: 如何设置Quartus II Programmer，保护pof不被读出; Program时，把security bit勾上，点击start 这样examine时就不能正确的读出pof 读出来的pof 除文件头外，其余的内容全为0 怎么样 ...; 8211 14 3 17

用户1435818 2010-5-25 14:20: USB-Blaster DIY 之硬件部分！; 工具嘛，能用、稳定就可以了！所以尽量的将Blaster设计到最小，三维的PCB如下图：因为版图较小，所以在投板时进行了拼版，如下图：总共做了5 ...; 3362 10 6 13

用户1435818 2010-5-25 14:19: USB-Blaster DIY之原理部分！; 一、综述 USB-Blaster的制作资料早已经公开了，浏览了网上https://static.assets-stash.eet-china.com/album/old-resources/2010/5/24/b76e2330-3642-4728-ae6d ...; 9419 11 0 11

用户1480864 2010-5-24 20:35: 四种常用FPGA/CPLD设计思想与技巧之乒乓操作; 本系列讨论的四种常用 FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理 ...; 1309 5 0 5

用户1480864 2010-5-24 20:13: 亚稳态（recovery time）; 　亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输 ...; 1674 4 0 4

fuxiao123_401762695 2010-5-24 19:03: FPGA为什么这么热？; Garnter和iSuppli公布的数据显示：2008年，全球半导体整体销售出现25年以来首次萎缩现象，但是，可编程器件却还在保持了增长，预计2008年可编程逻辑器件(PLD)市 ...; 2800 7 0 7

用户1546547 2010-5-24 12:22: 一种基于嵌入式系统和Internet的FPGA动态配置方案; 一种基于嵌入式系统和Internet的FPGA动态配置方案出处：电子技术应用一种基于嵌入式系统和Internet的FPGA动态配置方案,摘要：一种基于嵌入 ...; 2661 11 0 11

用户604151 2010-5-24 01:02: verilog 不可综合语句总结汇总[转]; （1）所有综合工具都支持的结构： always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or， ...; 2562 2 0 2

用户606004 2010-5-23 02:21: 使用全局和第二全局时钟资源来减小clock skew(zz); 常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。 -- IBUFG即输入全局缓冲，是与专用全局时钟 ...; 4772 6 0 6

用户966437 2010-5-22 16:59: ACTEL公司FPGA芯片烧录全攻略; ACTEL 公司 FPGA 芯片烧录全攻略 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 写在前面 :ACTEL 公司的 FPGA ...; 7056 3 1 4

特权ilove314 2010-5-22 10:49: 细节决定成败; 细节决定成败 AV 采集项目的调试断断续续的应该有不下 10 个工作日了吧。总得来说，结果还是比较喜人的（虽然问题总是一波未平 ...; 2884 10 9 19

用户1442932 2010-5-22 08:46: 用在NIOSS ii上的LCD_12864控制器IP; 下图为最终测试结果，LCD_12864控制器为Verilog编写，软件版本为Quartus II 8.0, IP连接在NIOSS ii ...; 3635 3 0 3

用户1651241 2010-5-22 01:29: 如何防止FPGA设计中综合后的信号被优化？; 这不是一个新话题了，写这个也是当作自己的一个小小的笔记吧！觉得挺有用的。一般在做前仿真（即功能仿真）时，不会考虑信号被优化的 ...; 4007 11 0 11

用户606004 2010-5-21 23:52: 《ASIC中异步时序设计》学习笔记; 1.“结绳法” ?xml:namespace prefix = v / “结绳法”关键是将信号结绳以后，使其保持了足够长的时间，以便另一个时钟可以正确地采样 ...; 3284 9 0 9

用户1526653 2010-5-21 13:19: altera器件名字; 在网上找的，自己总结的，随便了解下各种封装：这是我在网找到的资料，自己总结下，介绍相对全面，多了解： ALTERA 产品型号命名 XXX XX XX X ...; 2827 4 0 4

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