FPGA和CPLD-可编程逻辑器件-第354页-面包板社区

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特权ilove314 2010-6-2 16:49: 使用TimeQuest进行SDRAM时钟约束实例; 使用 TimeQuest 进行 SDRAM 时钟约束实例 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / ...; 5721 14 7 21

fuxiao123_401762695 2010-6-2 16:08: 基于FPGA的随机数发生器的实现以及利用ChipScope的验证--ZT; 本文主要介绍利用FPGA的自身的特性实现随机数发生器，在Virtex-II Pro开发板上用ChipScope观察随机数序列，以及在PCIe4Base（基于Virtex-4 FPGA）上实现。 ...; 4628 9 2 11

用户279252 2010-6-2 08:19: sopc书籍; 1 NIOS II嵌入式软核 SOPC设计原理及应用 2 SOPC技术与应用; 2486 6 0 6

用户243614 2010-6-1 23:45: 加法树乘法器（8位）; 从书上抄了一个加法树乘法器的verilog程序，以飨大家。 ////////////////////////////////////////// ...; 3160 5 1 6

fuxiao123_401762695 2010-6-1 21:04: FPGA硬件电路调试技巧与原则; 在调试FPGA电路时要遵循必须的原则和技巧，才能降低调试时间，防止误操作损坏电路。通常情况下，能够参考以下步骤执行 FPGA硬件系统的调试。　　（1）最先在 ...; 4176 6 0 6

用户604151 2010-6-1 09:56: Altera官方FTP服务器; ftp://ftp.altera.com/outgoing/release 东西挺多，速度很快，我在公司下，平均2M/s。; 2095 5 0 5

用户1519616 2010-5-31 21:09: 如何指定管脚为INBUF而不是自动生成的CLKBUF; ? ?用Verilog写了一个小东西：按一个键加一，按另一个键减一。用Synplify综合后，两个按键的属性都成了CLKBUF，分配管脚的时候就没法分了。 ? ?其实只要给综 ...; 6517 6 0 6

用户234619 2010-5-31 15:51: 文似看山不喜平——FPGA学习回顾; 年后开始学习FPGA。其实年前也看了一些视频教程。可是没过几天，这些东西就烟消云散了。没有基本的感性体验，理性的东西总是没有根基，来得快，去得更快。先 ...; 2321 13 0 13

用户1546193 2010-5-31 01:58: 面试之2-4分频及N分频！; 用于N=2-4分频比的电路，常用双D-FF或双JK-FF器件来构成，分频比n4的电路，则常采用计数器（如可预置计数器）来实现更为方便，一般无需再用单 ...; 1992 4 0 4

fuxiao123_401762695 2010-5-30 22:31: ISE中下载Xilinx的bit文件失败时的处理方案; ISE中下载Xilinx的bit文件失败时的处理方案："DONE did not go high". 在使用ISE进行FPGA的bit文件下载时，经常会遇到下载失败的问题，提示： "DONE did not go ...; 6392 9 0 9

用户1526653 2010-5-29 22:28: CLK PLL 浅析; 因为这次做的频率检测系统中，用到了高频时钟输入，一直也想把 PLL 的输出搞清楚，今天就拿一个简单的程序，自己分析下，实验室有 ...; 8661 5 3 8

fuxiao123_401762695 2010-5-29 19:33: 转贴：FPGA开发的十点经验; 1、FPGA器件选型的7个原则：器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件的速度等级、器件的稳定等级、器件的封装和器件的价格。 ...; 2183 5 0 5

用户243213 2010-5-29 17:08: fsdb waveform; fsdbDumplimit - 限制 FSDB 文件 size -- $fsdbDumpvars( , scope | signal*) fsdbDumpfile - 指定 FSDB 文件名 -- $fsdbDumpfile(“FSDB name ...; 7133 5 0 5

fuxiao123_401762695 2010-5-29 10:33: FPGA学习经验总结（转）; 阅读本文的人群：熟悉数字电路基本知识（如加法器、计数器、RAM等），熟悉基本的同步电路设计方法，熟悉HDL语言，对FPGA的结构有所了解，对FPGA设计流程比较了 ...; 3730 6 0 6

fuxiao123_401762695 2010-5-28 21:14: Xilinx中ise原语的使用; 1、IBUFGDS输入全局时钟及DCM分频使用： IBUFGDS #( .DIFF_TERM("FALSE"), // Differential Termination (Virtex-4/5, Spartan-3E/3A) .IOSTANDARD("DEFAULT" ...; 4526 10 0 10

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