FPGA和CPLD-可编程逻辑器件-第352页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户279252 2010-6-4 11:14: VHDL入门教程; //*********************************************************************** I2C接口VHDL代码实例：i2c_master_top.vhd //************************ ...; 5981 6 0 6

用户180508 2010-6-4 10:47: 用户定义原语（UDP）; 时序逻辑UDP,以D型边沿触发器为例建模。 primitive ff(q,clk,d); output q; input clk,d; reg q; initial q = 0; table //clk data q(state) q(next) (01) ...; 3189 2 0 2

用户180508 2010-6-4 10:44: 阻塞赋值与非阻塞赋值完全辨析理解; module block; reg timer_clk; initial begin timer_clk = #5 1; timer_clk = #4 0; time ...; 2651 6 0 6

fuxiao123_401762695 2010-6-4 02:09: 谈谈赛灵思的局部重配置技术（Partial Reconfiguration）; 这里提到的局部重配置技术（Partial Reconfiguration）是现场可编程门阵列（呵呵，就是FPGA了）器件中的一部分。指的是在FPGA其他部分还在正常运行的情况下对 ...; 2868 6 0 6

用户279252 2010-6-3 20:02: Alavon总线规范资料地址; http://www.eefocus.com/article/08-10/54620s.html http://www.docin.com/p-51729006.html; 3663 3 0 3

用户279252 2010-6-3 19:27: SOPC系统自定义外设; //*********************************************************************** SOPC系统自定义外设：硬件设计，软件设计，ver8.1 //********************** ...; 3157 7 0 7

用户279252 2010-6-3 19:08: nios i2c学习小结; 经历： 1 学习SOPC、NIOS II。以RS232为例。资料：NIOS Step by Step7。Altera没有提供现成的i2c模块。 2 学习SOPC上添加IP模块的方法。下载I2C的IP模 ...; 3098 5 0 5

用户180508 2010-6-3 19:06: $time任务函数测量脉宽; module t; reg clk; time rise_edge,width; initial begin @(posedge clkl) rise_edg ...; 2267 3 0 3

用户396200 2010-6-3 17:21: ModelSim SE操作指南; 第一章介绍本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Veril ...; 1807 0 0 0

用户180508 2010-6-3 17:10: Verilog 仿真中的延时问题; 延时控制可以不限制为一个常数， #（DELAY/2) #(x+y) #(4'b1110) 赋值延迟 + 网线延时 = 总延时 module m0(in1,in2,out1 ...; 2863 5 0 5

用户396200 2010-6-3 16:56: modelsim入门简单教程; 至今还没有弄明白为什么要用ModelSim，因为看波形Quartus II自带的工具就可以了啊。我刚刚接触modelsim，我想大多数菜鸟跟我一样，看过如何使用ModelSim ...; 2710 0 2 2

用户396200 2010-6-3 16:55: NIOS II自定义指令设计之实例篇; 好难得找到一篇这么完整的自定义指令操作，学习学习！！ 1 自定义指令添加在当前工程文件夹下建立ip文件夹（当前工程目录下的ip文件夹是SOPCBuilder的ip ...; 2523 15 0 15

用户396200 2010-6-3 16:53: Verilog(FPGA/CPLD)设计小技巧; 这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 ...; 2089 1 0 1

用户396200 2010-6-3 16:52: FPGA; 这些都是我在编程时发现的问题,总结一下,怕以后忘了以我目前的水平不明白类似关键路径,组合数目什么高深理论,这都是我从实际中学到的,比看书学的印象深刻 ...; 1663 0 0 0

用户396200 2010-6-3 16:51: 电子世界; 电子产品世界的论坛 http://bbs.edw.com.cn/index.asp 恒颐高科论坛 http://www.hyesco.com/bbs/index.asp 悠悠电子设计 http://www.uu ...; 1894 2 0 2

1 ... 348 349 350 351352353 354 355 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条