FPGA和CPLD-可编程逻辑器件-第352页-面包板社区

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用户180508 2010-6-7 09:29: casez 与casex; casez ：出现在条件表达式和任意分支项表达式的值为 z的位都被认为是无关位，不进行比较。 casex：出现在条件表达式和任意分支项表达式的值为 z和x 的位 ...; 3438 5 0 5

用户1526653 2010-6-6 17:16: FPGA Power Pins; ?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" /?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / ...; 5140 7 1 8

fuxiao123_401762695 2010-6-6 14:14: Xilinx ISE 10.x 调用Modelsim SE 6.5仿真的若干问题及其解决方法; 因为手上有一块Xilinx的Spartan--3E开发板，前些日子陆陆续续学习了ISE的一般工程开发，熟悉了Xilinx ISE 10.x的软件操作和开发板的使用。近来没有事情，于是乎 ...; 6445 11 0 11

用户1546193 2010-6-5 22:21: .v文件代码乱码的问题; 最近在做一个基于FPGA的电视机机顶盒项目，在看DE2 中DE2_70_TV_PIP中composite_to_vga这个模块时候出现的是乱码。随后我就如何给.v源文件加密产生了兴趣。后面 ...; 2344 6 0 6

用户1142346 2010-6-5 18:24: Verilog 程序例子集; 1411 0 0 0

用户1142346 2010-6-5 18:22: 初学fpga的教训; 1430 0 0 0

用户1142346 2010-6-5 18:17: 高级FPGA教学实验指导书－逻辑设计部分; 高级FPGA教学实验指导书－逻辑设计部分; 1122 0 0 0

用户1142346 2010-6-5 18:00: 做一个步进电机的控制; 做一个步进电机的控制 /********************************************************************************************************************* * Stepp ...; 1655 0 0 0

用户1609127 2010-6-5 17:54: [Verilog HDL 建模技巧：低级建模仿顺序操作 ? 思路篇] 完 - 总结+PDF+源码; 总结：实际上“低级建模”不是一个完美的东西，它本身就存在很多缺陷，如：建模量很大等 ... 除此之外，“低级建模”在“时序”上还是很弱 ...; 3600 8 8 16

用户1609127 2010-6-5 17:35: Verilog HDL 建模技巧：低级建模仿顺序操作·思路篇]12 - 再一次组织起来; 4. 4 : 再一次“组织”起来： ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 这一章，我们要讲 eff ...; 2785 9 0 9

用户1609127 2010-6-5 17:16: [Verilog HDL 建模技巧：低级建模仿顺序操作·思路篇]11 - 产生效果的低级功能模块; 4. 3 建立“产生效果”的 “低级功能模块” ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 首 ...; 2326 8 1 9

用户1609127 2010-6-5 17:01: [Verilog HDL 建模技巧：低级建模仿顺序操作·思路篇] 10 - 组织模块和两义性问题; 4.2 “低级功能模块”封装和“两义性”或者“多义性”的问题 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / ...; 2569 10 1 11

用户837343 2010-6-5 16:55: 时序约束系统学习; 一直对时序约束没有什么明确的概念，故详细了解各方面资料，对时序约束有一个全面的从无到有的学习，记录如下笔记：时序约束的概念和基本策略： ...; 8301 8 2 10

用户1609127 2010-6-5 16:49: [Verilog HDL 建模技巧：低级建模仿顺序操作·思路篇] 9 - 建立“低级功能模块”; 4.1 建立 2 个“低级功能模块” ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / “ 自左向右循环 3 次， ...; 3091 10 0 10

用户837343 2010-6-5 16:21: 加入 EDN E空间; 在FPGA领域刚刚工作了2年，可以说只是新人，随着学习的深入发现自己不会的东西越来越多，看到这上面有很多不错的文章，于是脑袋一热也加入进来，在这里我希望认 ...; 2137 4 0 4

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