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用户1318081
2010-4-1 23:40
FPGA监控应用解决方案(Altera和Apical)
Altera公司 和Apical有限公司宣布,为视频监控摄像机提供世界上第一个高清晰宽动态范围(WDR) CMOS图像传感器处理解决方案。在内华达洲拉斯维加斯3月24号到26号 ...
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2010-4-1 22:30
Xilinx ram 使用笔记
写优先 输入数据同时写进存储器和驱动出书到数据输出端。 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / ...
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用户1542249
2010-4-1 21:36
可综合的Verilog FIFO模块设计及源码
This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value o ...
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用户1542249
2010-4-1 17:06
同一个always中不要对同一个变量赋值
在同一个变量中,不要对同一个变量赋值,如果对同一变量多次赋值,那么它只执行最后一次赋值操作。 module test(clk,datain,dataout); input clk; input ...
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用户247615
2010-3-31 23:55
HAL的不同方式访问字符器件的空间开销简单比较.(Nios II)
Unix类型 #include "system.h" #include "fcntl.h" #include "unistd.h" int main(void) { int fd; // file descriptor char msg ...
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用户248219
2010-3-31 23:55
一种交织器和解交织器的FPGA电路实现(图)
织和解交织是组合信道纠错系统的一个重要环节,交织器和解交织器的实现方法有多种。本文利用 Altera公司开发的Quartus软件平台和仿真环境,设计一种交织器和解 ...
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用户1630283
2010-3-31 00:16
【转载】有关NIOS里用到SDRAM相移的计算
如何连接Nios II和SDRAM SDRAM和Nios II连接的典型电路框图如下图所示。SDRAM和System使用同一个PLL输出时钟,可以保证System Clock和SDRAM Clock的相对 ...
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用户539895
2010-3-30 22:57
如何处理不用的输入端
我们在做数字设计实验 的时候,有些逻辑门的输入端并不是全部被使用的。例如我们设计的电路需要3个输入的与非门,但是手里只有4输入与非门可用。这时你会怎么 ...
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jlx_cuc
2010-3-30 20:13
modelsim中覆盖率仿真
(说明:我使用的 ModelSim SE PLUS 6.2e 不优化版本) ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 1. 在 model ...
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用户247615
2010-3-30 19:45
七段数码管译码器.(Verilog)
1. 七段数码管的lookup table module SEG7_LUT ( input iDIG, output reg oSEG ); always@(iDIG) begin case(iDIG) 4'h1 ...
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用户1122702
2010-3-30 11:11
关于SVN的分支与合并一些文档
1、 SVN分支与合并 2、 SVN合并分支时很关键的一点 3、用Subversion(SVN)进行版本管理
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用户247615
2010-3-30 01:31
NIOS 设计从入门到精通.(Nios II).(资料)
SOPC技术联盟 发布的资料, 内容很翔实. 推荐大家下载参考. 下载
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用户1609127
2010-3-29 20:58
毕业前的准备,好烦呀~
再过一个月不久就要毕业了! 毕业前要完成许多琐碎的工作。不得不把所有手头上的功课都停下来! 唉,就是一个字,烦呀! 当一切都稳定后,一定会再回来的 ...
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用户516360
2010-3-29 20:55
NIOS_lwip
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用户257393
2010-3-29 18:09
调试NIOSII的软件程序和向EPCS下载时出现的问题
出现问题: 在调试DSP加 FPGA 板时 将NIOSII系统烧写到FPGA中后,再debug软件程序和向EPCS下载程序时出现了一个错误:no debug module found please downl ...
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