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基于FPGA_CPLD的高速和低速UART的设计及其应用
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时间:2022.07.28
上传者:czd886
基于FPGA_CPLD的高速和低速UART的设计及其应用
基于
fpgacpld
高速
低速
uart
设计
应用
基于ALTERA的FPGA_CPLD下载电路设计
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时间:2022.07.28
上传者:czd886
基于ALTERA的FPGA_CPLD下载电路设计
基于
altera
fpgacpld
下载
电路设计
MCS-51与FPGA_CPLD总线接口逻辑设计.
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下载:2
大小:232.7KB
时间:2022.07.28
上传者:czd886
MCS-51与FPGA_CPLD总线接口逻辑设计.
mcs51
fpgacpld
总线接口
逻辑设计
基于VB的上位机与FPGA_CPLD器件的通讯
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大小:120.05KB
时间:2022.07.28
上传者:czd886
基于VB的上位机与FPGA_CPLD器件的通讯
基于
vb
上位机
fpgacpld
器件
通讯
基于FPGA_CPLD数控系统插补智能芯片设计
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大小:360.25KB
时间:2022.07.28
上传者:czd886
基于FPGA_CPLD数控系统插补智能芯片设计
基于
fpgacpld
数控系统
插补
智能
芯片设计
基于FPGA_CPLD的通用异步通信接口UART的设计
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大小:229.95KB
时间:2022.07.28
上传者:czd886
基于FPGA_CPLD的通用异步通信接口UART的设计
基于
fpgacpld
通用
异步
通信接口
uart
设计
基于独立学院FPGA_CPLD课程教学的改革与实践
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时间:2022.07.28
上传者:czd886
基于独立学院FPGA_CPLD课程教学的改革与实践
基于
独立
学院
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课程
教学
改革
实践
基于FPGA_CPLD设计与实现UART
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大小:84.84KB
时间:2022.07.28
上传者:czd886
基于FPGA_CPLD设计与实现UART
基于
fpgacpld
设计
实现
uart
Verilog HDL语言在FPGA_CPLD系统设计中的几个原则
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时间:2022.07.28
上传者:czd886
VerilogHDL语言在FPGA_CPLD系统设计中的几个原则
verilog
hdl
语言
fpgacpld
系统设计
几个
FPGA应用开发
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大小:14.87MB
时间:2022.05.16
上传者:wzs518_976793893
FPGA应用开发入门与典型实例
fpga
应用
开发
Xilinx Design Reuse Methodology for ASIC...
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时间:2022.05.13
上传者:无量头颅无量血
XilinxDesignReuseMethodologyforASICandFPGADesigners-SYSTEM-ON-A-CHIPDESIGNSREUSESOLUTIONS(xilinx)
Xilinx
Design
reuse
Methodology
for
ASIC
writing testbenches(slides)
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writingtestbenches(slides)
writing
testbenchesslides
Writing Test Benches
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时间:2022.05.13
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WritingTestBenches
writing
test
Benches
Writing Efficient Testbenches(xilinx)
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时间:2022.05.13
上传者:无量头颅无量血
WritingEfficientTestbenches(xilinx)
writing
efficient
Testbenchesxilinx
VHDL Reference Manual(synario)
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时间:2022.05.13
上传者:无量头颅无量血
VHDLReferenceManual(synario)
vhdl
reference
Manualsynario
Verilog-2001 Behavioral and Synthesis Enhancements
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时间:2022.05.13
上传者:无量头颅无量血
Verilog-2001BehavioralandSynthesisEnhancements(CliffordE.Cummings)
verilog2001
behavioral
and
synthesis
Enhancements
Nonblocking Assignments in Verilog Synthesis...
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NonblockingAssignmentsinVerilogSynthesis,CodingStylesThatKill(CliffordE.Cummings)
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