PCB板_PCB线路板设计_PCB资源-第138页-面包板社区

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吴川斌 2015-9-17 00:27: Cadence OrCAD 历史; OrCAD 是Cadence的御用的原理图设计工具，OrCAD最先是由ORCAD公司于八十年代末推出的EDA软件，1985年，OrCAD由 John Durbetaki, Ken Seymour, 及 Keith Sey ...; 3073 13 0 13

orcad

吴川斌 2015-9-9 16:21: Cadence Allegro Skill 技术资料宝典大全; SKILL Language User Guide 主要讲 SKILL 编程语言的语法，包括Skill编程语言的基本构成、语法，怎样进行函数调用，数据结构，算数及逻辑表达式，逻辑判断 ...; 3480 16 0 16

allegro skill

吴川斌 2015-9-9 16:20: Cadence Allegro SKill 语言出Gerber创建Film层信息的API; Cadence Allegro SKill 能够极大的扩展Cadence Allegro的灵活性，使用Skill语言，我们可以按照自身日常PCB设计中遇到的问题，Cadence Allegro自带功能无法满 ...; 4964 14 0 14

allegro skill

吴川斌 2015-9-9 16:18: NXP 恩智浦 Jennet-IP IoT 物联网、智能家居开发参考资料; Jennet-IP 是 NXP(恩智浦半导体)面向物联网 IoT 及智能家居应用推出的基于 IPv6 通信的物联网解决方案。其推出的JN516x系列无线微控制器以及可简化ZigBee、Jen ...; 1430 14 0 14

nxp

吴川斌 2015-9-9 16:16: RKi6000 将物联网 IOT WIFI 功耗降到20mA水平; 瑞芯微 Rockchip 宣布其与第三方联合推出全球最低功耗WIFI–RKi6000，该技术使得WIFI功耗与低功耗蓝牙 BT 4.0 LE 的功耗相当，使用时其功耗仅为20个毫安，比现 ...; 885 16 0 16

物联网

吴川斌 2015-9-9 16:15: Cadence SPB 17.0 更新补丁 Cadence Allegro OrCAD 17.00.003 Hotfix; Cadence Allegro and OrCAD 17.0 最新更新补丁 Cadence Allegro OrCAD 17.00.003 Hotfix 释出。为了提高Cadence Allegro 及 OrCAD 17.0的仿真性能 ...; 1945 11 0 11

allegro

吴川斌 2015-9-9 16:11: 高速PCB设计绕等长一定要绕个山路十八弯太算吊？; 初次接觸高速訊號或DDR設計的人，可以找到一些在談走線繞等長的舊資料(當中不乏過去大廠的design guide)，但近幾年一些DDRII(或更快)的design rule，漸漸改以 ...; 3107 21 2 23

pcb设计技巧

用户1647523 2015-9-9 09:34: 用数据剖析：2015年半导体并购潮的真相与误解; 2015，并购凶猛。虽然还未到年终，但如果总结2015半导体界的行业大事，“并购”一定排名第一。截止目前，业内已经发生了19起并购案，更令人惊呼的是，合并公 ...; 1540 18 0 18

物联网 eda mentor 半导体并购 graphics

用户1852585 2015-9-2 16:43: 矛与盾的对决：如果我是芯片“仿冒大王”; 　如果我打算当一个专门进行芯片伪造的“海盗”，我当然会无所不用其极地利用防伪技术的每一个弱点，而且也会让我的不法产品尽可能神不知鬼不觉地流入供应链中 ...; 606 7 0 7

RFID 芯片防伪技术

用户1720719 2015-8-29 16:07: 原理图的一些技巧; 最近在画一个原理图，把一些比较好的经验分享一下，比较普通的就不提了。 1.把每个功能模块分离开来，以100，200，300……记录，并且用虚框标明。 2.输 ...; 1344 14 0 14

pcb 原理图

用户1664191 2015-8-27 18:51: PCIE 布线规则; 1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。 2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离 ...; 3116 15 0 15

硬件 pcie

吴川斌 2015-8-25 22:15: [视频]Cadence OrCAD Capture 创建自定义 Title Block; Cadence OrCAD Capture 创建自定义 Title Block，只要是逼格高一点的公司或设计团队都会这么做的。添加公司的Logo，公司名称，规范一点的还要放置图纸设计人员 ...; 5154 27 0 27

cadence orcad capture title block

吴川斌 2015-8-25 22:13: 一张图告诉你,Cadence OrCAD 2015 PCB Designer Professional 有多美; Cadence® OrCAD™ PCB Designer 是Cadence® 公司在OrCAD产品线所推出具有完整性，可升级的，并且较为经济的PCB设计软件套件，其整合的设计流程，包 ...; 3040 25 0 25

pcb designer cadence orcad 2015 professional

吴川斌 2015-8-25 22:06: 字符转换 CString 与 TCL string — OrCAD Capture TclTk Extensions 每天进步一点点; 通常情况下，OrCAD Capture 里的 TclTk 命令采用的字符串形式是“CString”类型，我们在调用API时，在传递字符串参数时，需要将 “TCL string”类型转成成”CS ...; 4168 25 0 25

orcad capture tcltk extensions

吴川斌 2015-8-23 21:49: Cadence OrCAD 如何保存原理图中的symbol到自己的库文件中; 我们在画原理图时，经常会遇到管脚非常多的IC，比如FPGA, ARM Cortex-A 系列的SOC 等等，几百上千个管脚，如果自己去画原理图Symbol那是一件非常痛苦的事情，怎 ...; 1321 18 0 18

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