-
用户1267625 2009-11-20 09:01
- 奇数和偶数分频器
- 偶数分频器VHDL代码 --evev frequency division library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.a ...
-
-
用户142112 2009-11-19 21:15
- NEC红外协议—Verilog代码
- NEC红外协议，仿真通过，也认真地写了一次testbench，由于CPLD小板坏了，不能硬件验证，欢迎使用，本人认为没有多大问题，如果发现请告知，谢谢！！ https:// ...
-
-
用户1117674 2009-11-19 20:53
- 高密度IC设计中面临的asic与FPGA的抉择
- 高密度IC设计中面临的asic与FPGA的抉择 在过去10年间，全世界的设计人员都讨论过使用IC"ASIC或者FPGA来实现数字电子设计的好处。通常这些讨论将完 ...
-
-
- ASIC中的异步时序设计
- ASIC中的异步时序设计 1引言 在一般的ASIC教程中,大家接触的大都是同步时序的设计,即单时钟的设计。但在实际工程中,纯粹单时钟设计的情况很少,特 ...
-
-
- 第4 章 逻辑综合
- 第4 章 逻辑综合 4.1 逻辑综合概述 4.1.1 逻辑综合的概念 综合(synthesis)：就是把思想转换为实现欲想功能的可制造的设计。综合是 ...
-
-
- 第 2 章 行为级仿真
- 第 2 章 行为级仿真 2.1 行为级仿真简介 当设计完成后，为了验证功能是否正确，设计者必须对其设计源文件进行仿真。因为 这时 ...
-
-
- 利用ModelSim进行的功能仿真，综合后仿真，时序仿真
- 利用ModelSim进行的功能仿真，综合后仿真，时序仿真 默认分类 2009-06-02 08:23 阅读135 评论0 字号： 大 大 ...
-
-
- 第5 章 综合后仿真
- 第5 章 综合后仿真 5.1 工具介绍 RTL 级的源设计综合成门级电路后，我们需要对这生成的门级网表进行门级仿真，以 验证功能是否 ...
-
-
- 四种常用FPGA/CPLD设计思想与技巧
- 四种常用FPGA/CPLD设计思想与技巧 2009-07-29 16:33 四种常用 FPGA / CPLD 设计思想与技巧： 乒乓操作、串并转换、流水线操作、数据接口同步化 ，都是 ...
-
-
- CPLD/FPGA结构,乘积项/查找表原理
- CPLD/FPGA结构,乘积项/查找表原理 2009-10-01 23:56 一.基于乘积项（Product-Term)的PLD结构 采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系 ...
-
-
- FPGA & CPLD开发中，功能仿真、综合后仿真、布线后仿真以及板级仿真的区别？
- FPGA CPLD开发中，功能仿真、综合后仿真、布线后仿真以及板级仿真的区别？ 2006-12-28 15:27 功能仿真对设计输入的功能进行仿真 ...
-
-
用户1122702 2009-11-19 17:25
- 两个不同的I2C Slave的比较
- 两个不同的I2C Slave的比较 (by wind330) 工作过程中总是不断地运用现有的技术和代码，也不断地在丢弃有缺陷的 ...
-
-
用户1651241 2009-11-19 10:52
- 如何保证FPGA设计对同一系列不同器件的兼容
- 可能题目没有完全表达我的意思，想了半天，实在想不出如何用一句简单的话来表达，所以还是需要再解释一下。下面内容大部分是出自对Quartus II 9.0 Handbook的翻 ...
-
-
特权ilove314 2009-11-18 21:31
- 近期FPGA测试问题小结
- 近期 FPGA 测试问题小结 前一阵子做了两个 FPGA 工程的测试任务，做完了代码走读和功能仿真。发现了不少的问题，从问题报 ...
-
-
用户239289 2009-11-18 20:06
- 关于信号在进程中和进程外被综合的情况
- 今天回想了一下昨天与学长关于signal被综合成“线”还是触发器的讨论，发现学长说的很有道理。我整理了一番思路，觉得是这样的： 当定义的s ...
-
关闭
站长推荐
/3 
/3
