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用户191244 2009-12-4 17:19
- 基于Verilog时钟设计
- 上传了VHDL以来，陆续接到一些挑战，网友们的设计方案真是个有千秋，而且平台不同，语言也不同。下面是Verilog的时钟模板部分仅供参考。 EDA电子时钟程 ...
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- VHDL电子时钟程序（续）
- 网友热心提供了VHDL 电子时钟设计程序代码，并指出我的程序存在的问题，在此感激不尽。下面是接着上篇博文的时钟设计程序。 VHDL电子钟程序（例化程序）libra ...
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- VHDL电子时钟程序
- 最近收到网上朋友们来信咨询如何设计电子时钟，也有很多热心朋友把他设计的时钟或时钟程序发给我。因时间和水平有限不能一一回复和审查到底哪些是合格或是网络 ...
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用户1122702 2009-12-4 10:42
- BUFGMUX使用注意事项
- BUFGMUX使用注意事项 (by Wind330) 有时我们的系统有多路异步数据源经过FPGA片选后，再进入至数据处理 ...
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用户39557 2009-12-3 17:19
- nios II标准（Standard)系统的创建(3)
- 第三节：在QuartusII中使用上述niosII系统 1。在编译完成后。首先在QuartusII中，打开SOPC Builder生成的sopc_ezC6Be_StdF50.bsf,检查一下引脚，看看跟你的设 ...
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- nios II标准（Standard)系统的创建(2)
- 10.为系统添加sys_clk_timer。 双击左边的Other - interval timer,为系统添加timer,请按照如下图片配置。我把它改名（rename）为sys_clk_timer, 11. ...
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- nios II标准（Standard)系统的创建(1)
- 在此之前，我曾经过介绍过如何建立最小（small)的nios系统（见文章nios无痛入门）。在这儿，我将要介绍如何建立一个常用的标准（Standard）Nios系统。如果本文能 ...
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- Nios II开发环境中如何添加客户定制逻辑
- 相比于MCS51，或者ARM，Nios II这种软核处理器的第一个特别有用的特性是可以方便得添加客户定制逻辑。这是一个非常有趣并且重要的特性。在这里，我粗略 ...
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用户1267625 2009-12-3 11:11
- Verilog简要知识
- 一个模块的基本语法如下： module module_name (port_list); Declarations: reg, wire, parameter, input, output, inout, function, task, . . . Stateme ...
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特权ilove314 2009-12-2 20:25
- Xilinx Timing Analyzer使用札记
- Xilinx Timing Analyzer 使用札记 虽说当初刚接触 FPGA 的时候学的是 ISE ，但是真正深入学习还是在 Quartus II ...
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- ALTERA产品型号命名规则 器件 芯片 格式
- ALTERA 产品型号命名 XXX XX XX X XX X X 1 2 3 4 5 6 7 ...
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- 基于VHDL的电子时钟设计（2）
- 接着上一篇博文继续完成电子时钟的设计。如果把各部分连接在一起的话就能完成电子时钟的基本设计了，当然网友们可以各显神通自己添加一些其他外加设备如日历、 ...
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- 基于VHDL的电子时钟设计（1）
- 基于VHDL的电子时钟设计 众所周知在校学生学习单片机或者数电和FPGA时常常要做时钟。其实做时钟是很重要的，很多大学教授或者讲师都说做时钟是上述三门课的入 ...
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coyoo 2009-12-1 17:11
- 版本控制SVN在windward下安装与配置
- SVN：Subversion 目前最新版本是1.6.6，包含了Apache服务2.213，安装的时候默认一同安装，客户端使用TortoiseSVN-1.6.6。 软件在网上都可以免费下载， ...
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用户385423 2009-12-1 16:34
- Assert & Deassert 解释
- Assert：Set a signal to its “active” state De-assert：Set a signal to its “inactive” state。
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