FPGA和CPLD-可编程逻辑器件-第409页-面包板社区

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用户1117674 2009-11-19 20:49: 第 2 章行为级仿真; 第 2 章行为级仿真 2.1 行为级仿真简介当设计完成后，为了验证功能是否正确，设计者必须对其设计源文件进行仿真。因为这时 ...; 4465 4 0 4

用户1117674 2009-11-19 20:47: 利用ModelSim进行的功能仿真，综合后仿真，时序仿真; 利用ModelSim进行的功能仿真，综合后仿真，时序仿真默认分类 2009-06-02 08:23 阅读135 评论0 字号：大大 ...; 3590 5 0 5

用户1117674 2009-11-19 20:44: 第5 章综合后仿真; 第5 章综合后仿真 5.1 工具介绍 RTL 级的源设计综合成门级电路后，我们需要对这生成的门级网表进行门级仿真，以验证功能是否 ...; 5157 3 0 3

用户1117674 2009-11-19 20:42: 四种常用FPGA/CPLD设计思想与技巧; 四种常用FPGA/CPLD设计思想与技巧 2009-07-29 16:33 四种常用 FPGA / CPLD 设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是 ...; 1635 6 0 6

用户1117674 2009-11-19 19:55: CPLD/FPGA结构,乘积项/查找表原理; CPLD/FPGA结构,乘积项/查找表原理 2009-10-01 23:56 一.基于乘积项（Product-Term)的PLD结构采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系 ...; 7183 6 0 6

用户1117674 2009-11-19 19:54: FPGA & CPLD开发中，功能仿真、综合后仿真、布线后仿真以及板级仿真的区别？; FPGA CPLD开发中，功能仿真、综合后仿真、布线后仿真以及板级仿真的区别？ 2006-12-28 15:27 功能仿真对设计输入的功能进行仿真 ...; 3145 6 0 6

用户1122702 2009-11-19 17:25: 两个不同的I2C Slave的比较; 两个不同的I2C Slave的比较 (by wind330) 工作过程中总是不断地运用现有的技术和代码，也不断地在丢弃有缺陷的 ...; 5601 5 9 14

用户1651241 2009-11-19 10:52: 如何保证FPGA设计对同一系列不同器件的兼容; 可能题目没有完全表达我的意思，想了半天，实在想不出如何用一句简单的话来表达，所以还是需要再解释一下。下面内容大部分是出自对Quartus II 9.0 Handbook的翻 ...; 3458 14 3 17

特权ilove314 2009-11-18 21:31: 近期FPGA测试问题小结; 近期 FPGA 测试问题小结前一阵子做了两个 FPGA 工程的测试任务，做完了代码走读和功能仿真。发现了不少的问题，从问题报 ...; 5002 12 1 13

用户239289 2009-11-18 20:06: 关于信号在进程中和进程外被综合的情况; 今天回想了一下昨天与学长关于signal被综合成“线”还是触发器的讨论，发现学长说的很有道理。我整理了一番思路，觉得是这样的：当定义的s ...; 1671 2 0 2

用户228613 2009-11-18 11:38: SP3E核心板SDRAM测试程序; https://static.assets-stash.eet-china.com/album/old-resources/2009/11/18/14997713-32af-4e2c-b3bd-38d38e08bfe0.rar 感谢Ray提供了SDRAM测试程序。 sr ...; 3110 5 0 5

特权ilove314 2009-11-17 20:48: EDA工具的工程备份管理; EDA 工具的工程备份管理 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 这里要说 ...; 5962 15 1 16

用户1546547 2009-11-17 19:06: 基于FPGA的存储解决方案——外部SRAM; 基于 FPGA 的存储解决方案——外部 SRAM 所谓外部 SRAM 是指连接在 FPGA 外部的静态 RAM （ SRAM ）。外部 SRAM 存储器也有不少种类。对于外部 SRAM 的 ...; 3351 4 0 4

用户235210 2009-11-17 17:16: 串—并，并—串转换; 串行数据经过串并转换成 4 位并行数据输出，而后再经过并串转换成串行数据输出，验证输出与输入相同，只是有延时。详见附录。 https://static.assets-s ...; 2528 6 1 7

用户207149 2009-11-17 14:08: 利用Verilog语言设计公共电话共包括以下几个状态; 利用Verilog语言设计公共电话共包括以下几个状态 http://www.61eda.com/bbs/viewthread.php?tid=4812extra=page%3D1 完全实现NIOS下对SD卡读写及包括FAT16 ...; 1536 3 0 3

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