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用户235210 2009-11-7 13:51
- 有限状态机
- 要设计一个存储器控制模块，用状态机实现。 一般写法： module fsm(clk,rst,ready,rw,oe,we); output oe,we; input clk,ready,rw,rst; parameter idle="2"' ...
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- 8bits全加器的pipeline实现
- 实验源程序如下： module pipelineadder(clk,cin,a,b,sum,cout); output sum; output cout; input clk,cin; input a,b; reg sum; reg c1,c2,c3,c4,cout; ...
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- 要求:数据8bits,地址总线8bits,用8bits计数器驱动读写地址，边读边写。 方法一：利用fifo使读地址滞后于写地址，同时利用三个不同相位时钟触发不同的模块，其 ...
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- 三相六拍步进电机的FPGA实现
- 这里只给出核心模块verilog源程序，设计过程见附件 module motor(clk,reset,dir,a,b,c);?xml:namespace prefix = o ns = "urn:schemas-microsoft ...
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用户1337448 2009-11-7 12:44
- 各种电平标准
- 各种电平标准的传输距离和可达到的速率之间的关系 各种电平标准的关系 TTL电平的参数 更多文章可以参考TI的技术文档 sstc001f - " ...
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- 各种电平标准（zz）
- 现在常用的电平标准有 TTL 、 CMOS 、 LVTTL 、 LVCMOS 、 ECL 、 PECL 、 LVPECL 、 RS232 、 RS485 等，还有一些速 度比较高的 LVDS 、 GTL 、 PGTL 、 CML 、 ...
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用户243213 2009-11-7 11:17
- Shell基本命令
- Shell 基本命令 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 1.ls 列出目录下的文件，不同类型的文件颜色不同 ...
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特权ilove314 2009-11-6 21:51
- Virtual Pin
- Virtual Pin 记得之前在 FPGA/CPLD 助学小组 里有网友提出过在 Quartus II 编译完成后的 Flow Summary 里出现的 Virtual Pin ，如图 1 所示。那 ...
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用户1651241 2009-11-6 17:29
- 关于Modesim工程更改路径后遇到问题的解决办法
- 经常会把Modesim仿真的工程从一个目录copy到另一个目录，这时再次打开工程后会发现，工程里.v文件后面的status项都出现了一个红色 X ， 这说明工程更改目录后 ...
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coyoo 2009-11-5 14:49
- 在ModelSim SE版本中提取Altera库
- 说明： ModelSim 版本是 Modelsim SE PLUS 6.3b 1. 路径选择 启动 modelsimse 仿真工具 , 在主窗口 ...
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- 学习Debussy，并与ModelSim交互体验
- 一、概述 初次接触Debussy，在网上搜索了一些资料，发现Debussy的使用者并不多，edacn的论坛Modelsim主论坛中有个Debussy的 ...
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用户1318081 2009-11-5 08:49
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- 2009年 11 月 3 号 ， 北京 —— 在成功的 Cyclone ? FPG 系列基础继续拓展，延续其收发器技术领先优势， Altera公司 (NASDAQ: ALTR)今天发布 Cy ...
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用户1403327 2009-11-4 10:41
- 基于MAXPLUS2 设计的滚动显示的VHDL程序.rar
- https://static.assets-stash.eet-china.com/album/old-resources/2009/11/4/cdc76e94-1701-4888-b444-dbfef3762028.rar基于MAXPLUS2 设计的滚动显示的VHDL程序. ...
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- 基于MAXPLUS2 设计的闪烁显示的VHDL程序.rar
- https://static.assets-stash.eet-china.com/album/old-resources/2009/11/4/400f80ce-30ae-412e-825d-fe7bd3fdeb64.rar基于MAXPLUS2 设计的闪烁显示的VHDL程序. ...
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