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用户1461341 2009-10-20 14:52
- 请教：Q2 进行仿真时怎么进行时序约束？？
- p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; TEXT-ALIGN: center" align="center" 卡套式管接头 ?xml:namespace prefix = o ns = "urn:schemas-microso ...
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用户1656991 2009-10-19 19:54
- FPGA/CPLD数字电路设计经验分享(转载)
- 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 ...
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用户1122702 2009-10-19 14:54
- 使用Makefile执行Modelsim的各项功能
- Makefile文件，在以前看来一直是软件开发人员需要具备的基本功，每当我鼓起勇气想学习嵌入式驱动时，看到那大量的驱动文件夹里面的各种各样的文件，以及嵌入式 ...
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特权ilove314 2009-10-18 15:23
- 硬件设计杂感
- 硬件设计杂感 特权同学业余时间里会接一些小活，做一些 FPGA 的小项目。这些小项目虽小，生产周期也短，但是这些小项目仍然从 ...
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用户228613 2009-10-18 10:11
- SP3E开发板主板调试日志
- 这个板子调了几天，还算顺利。为了调试方便，我在fpga内部综合了一个8051，将各个外设接到了8051的P口上调试，这样进度会快些。（主要是microblaze使用还 ...
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用户517979 2009-10-17 17:46
- 最热FPGA/CPLD论坛推荐！
- 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。 进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category ...
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- Xilinx RLOC约束说明
- RLOC Description RLOC is a basic mapping and placement constraint. It is also a synthesis constraint. Relative location (RLOC) constraints group logi ...
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- Xilinx BEL约束说明
- BEL Description BEL is an advanced placement constraint. It locks a logical symbol to a particular BEL site in a slice. BEL differs from LOC in that ...
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用户1373959 2009-10-16 13:10
- 七段数码管动态显示IP的研究及设计.(Nios II)(SOPC Builder)
- 这两个礼拜整理的，欢迎大家抓虫。
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- HAL的不同方式访问字符器件的空间开销简单比较.(Nios II)
- Unix类型 #include "system.h" #include "fcntl.h" #include "unistd.h" int main(void) { int fd; // file descriptor char msg ...
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用户113770 2009-10-16 11:43
- ModelSim SE简明操作指南
- 批处理模式仿真必须运行在DOS或UNIX提示符下。 1． 生成一个新目录，设置成当前工作目录。拷贝..\examples\counter.vhd到该目录下。 2． 生成一个新的设 ...
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用户84013 2009-10-16 09:52
- zz如何学习FPGA verilog 学Quartus和Verilog三步走checklist
- 转自 http://www.edacn.net/html/11/105411-78781.html 从网上看来的，发现自己才刚刚开始起步，唉，路漫漫其修远兮。。。 //*********** ...
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用户232569 2009-10-15 23:53
- 关于SignalTap的问题
- 刚刚看了一位师兄的关于SignalTap的日志，解决了以前的一些困惑，怕忘记在此记下来。曾经遇到过一个工程中加入SignalTap和去掉SignalTap编译后结果不相同 ...
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- 使用QuartusII自带fifo时遇到的问题
- 最近做Flash控制器，用到了缓存，为了方便直接使用QuartusII自带异步fifo，但是在使用过程中却出现这样一个问题，输入数据为递增计数器，但是用Signal ...
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