FPGA和CPLD-可编程逻辑器件-第410页-面包板社区

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用户1651241 2009-11-16 22:10: 通过文件读写方式实现Matlab和Modelsim的联合仿真; ???? 虽然 Modelsim 的功能非常强大，仿真的波形可以以多种形式进行显示，但是当涉及到数字信号处理的算法的仿真验证的时候，则显得有点不足 ...; 8724 13 5 18

用户1480944 2009-11-16 16:03: 32个优秀FPGA/CPLD网站; 32个优秀FPGA/CPLD网站 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由ht ...; 2162 1 0 1

用户207149 2009-11-16 15:36: EP2C5-EP2C8-NIOS开发板全套资料; EP2C5-EP2C8-NIOS开发板全套资料 http://www.61eda.com/bbs/viewthread.php?tid=4780extra=page%3D1 8051 IP核 FPGA(ALTER公司) http://www.61eda.com/bb ...; 1227 1 0 1

coyoo 2009-11-16 12:25: Altera教程里System Verilog 异步复位同步释放疑问; 在看System Verilog with QII的时候，有两个胶片介绍了异步复位同步释放，下图是原理图： Altera官方教程给出的代码如下： module reset_gen ...; 5182 11 6 17

用户207149 2009-11-16 10:55: Altera的license破解器6.0-9.1大全; Altera的license破解器6.0-9.1大全 http://www.61eda.com/bbs/viewthread.php?tid=4766extra=page%3D1 H.264 VHDL/Verilog Implementation on FPGA Platfo ...; 1831 0 0 0

用户238575 2009-11-15 21:38: 用状态机实现序列检测器; 代码总述：代码一：借鉴了数据结构模式匹配的 KMP 算法，并根据 01 序列检测器的特点进行修改，求出 Q_next （当当前码不匹配时该转到 ...; 2001 1 0 1

yangdazhang_558339877 2009-11-14 13:06: 通过单片机编程ALTERA的CPLD; 使用STM32V8T6单片机+MAX3128 CPLD的源文件是jam 1.1格式。2.0的还没有用起来主要因为网站上提供的算法需要大量的ram，单片机没这么多.当前quartus生成 ...; 3317 11 0 11

用户188623 2009-11-14 10:17: FPGA培训--(xilinx高级班）; 一、课程介绍本课程按照“从宏观到微观，从顶层到底层”的系统设计原则，以“时序分析与设计（Timing Analyzing and Design）”为主线，按照从 ...; 1520 1 0 1

用户239289 2009-11-14 10:12: 双向口Quartus仿真初值覆盖问题; 各位朋友，大家好，关于用Quartus 仿真双向口的问题。大家帮忙讨论呀，10分奉上，谢谢啦！双向口LLAD在170ns~400ns ...; 1990 3 0 3

用户534970 2009-11-14 09:57: ep2c的最高工作频率; 昨天试出ep2c的最高频率了，405.02mhz。; 2538 12 2 14

huotingtu_505472073 2009-11-14 08:28: 【转】可编程芯片：拼合成一个模拟解决方案; 要点　　经济形势刺激了对可编程模拟元件的兴趣。　　不存在将可编程模拟芯片用于一个系统的设计流程。　　设计流取决于供应商为理解芯片而提供的 ...; 3066 6 0 6

用户977848 2009-11-13 21:21: 超高速图像采集卡; 超高速图像采集卡：目前，依托国家重点项目支持，我单位研制出了超高速图像采集卡，分辨率为16bits，速度不低于360Mbytes/s。有需要的可以联系我哈！ ...; 1545 0 0 0

用户1321768 2009-11-13 20:39: 用VHDL语言在FPGA上实现UART; 因需要，要在FPGA上实现串口通讯（主要是接受），在新浪网博客无所上找到一篇文章可以实现基本要求，经过修改后达到了自己的需要，现将程序粘贴上来： -- ...; 3393 15 0 15

coyoo 2009-11-13 15:53: Transceiver Block Clocking; Altera的StratixIVGX的Transceiver模块中增加了一个叫ATX PLL模块的东东，所以IVGX的clocking更加复杂。可以简单了解一下Transceiver Block的clocking情况，不 ...; 4422 8 0 8

bitao1983_395643617 2009-11-13 15:07: 再次携手ARM、MIPS，FPGA进入新时代？; 短短几天之内，先是Altera宣布取得MIPS32架构的授权，接着Xilinx又和ARM全面合作。两个消息的接踵而至，让利用FPGA进行设计的工程师得有一段时 ...; 2443 13 0 13

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